JPH0535608B2 - - Google Patents
Info
- Publication number
- JPH0535608B2 JPH0535608B2 JP58250430A JP25043083A JPH0535608B2 JP H0535608 B2 JPH0535608 B2 JP H0535608B2 JP 58250430 A JP58250430 A JP 58250430A JP 25043083 A JP25043083 A JP 25043083A JP H0535608 B2 JPH0535608 B2 JP H0535608B2
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- inverters
- control signal
- output
- output line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体メモリのセンスアンプに用いる
データの増幅、保持に利用できるラツチ回路を用
いたデータ書き込み方法に関するものである。
データの増幅、保持に利用できるラツチ回路を用
いたデータ書き込み方法に関するものである。
従来例の構成とその問題点
第１図は従来のラツチ回路の構成を示してい
る。第１図において、P1，P2はＰチヤンネルＭ
ＯＳトランジスタN1，N2はＮチヤンネルＭＳ
トランジスタである。
る。第１図において、P1，P2はＰチヤンネルＭ
ＯＳトランジスタN1，N2はＮチヤンネルＭＳ
トランジスタである。
P1，N1により入力1、出力S1とするインバー
タを構成し、P2，N2より入力S1、出力1とする
インバータを構成している。C1，C2は配線容量
である。ラツチ回路は例えば、ランダムアクセス
メモリ（以下RAMと称す）のセンスアンプの出
力データを増幅および保持するために用いられる
ことがあるが、センスアンプの出力データを反転
させるためには、C1，C2などの配線容量が比較
的大きいために、アクセスタイムの高速化に問題
となつている。一方、ラツチ回路をセンスアンプ
から除いた場合、出力データを保持しないため、
雑音に対して弱いRAMとなつてしまう。このた
め、ラツチ回路はRAMに必要である。従つて、
ラツチ回路を高速化すことが望まれている。
タを構成し、P2，N2より入力S1、出力1とする
インバータを構成している。C1，C2は配線容量
である。ラツチ回路は例えば、ランダムアクセス
メモリ（以下RAMと称す）のセンスアンプの出
力データを増幅および保持するために用いられる
ことがあるが、センスアンプの出力データを反転
させるためには、C1，C2などの配線容量が比較
的大きいために、アクセスタイムの高速化に問題
となつている。一方、ラツチ回路をセンスアンプ
から除いた場合、出力データを保持しないため、
雑音に対して弱いRAMとなつてしまう。このた
め、ラツチ回路はRAMに必要である。従つて、
ラツチ回路を高速化すことが望まれている。
発明の目的
本発明はRAMのセンスアンプの出力データの
増幅および保持し、かつ、アクセスタイムの高速
化を実現できるラツチ回路を用いたデータ書き込
み方法を提供することである。
増幅および保持し、かつ、アクセスタイムの高速
化を実現できるラツチ回路を用いたデータ書き込
み方法を提供することである。
発明の構成
本発明のデータ書き込み方法は、第１、第２の
インバータと、前記第１、第２のインバータの出
力線を制御信号により決められた期間を電気的に
導通状態にする抵抗成分を有した接続手段とを有
し、前記第１のインバータの出力線を前記第２の
インバータの入力線に接続し、前記第２のインバ
ータの出力線を前記第１のインバータの入力線に
接続したラツチ回路において、前記制御信号によ
り前記第１、第２のインバータの出力線を電気的
に前記導通状態から非導通状態にした後、入力さ
れた微小な電位差を増幅して前記第１、第２のイ
ンバータに保持すべきデータを書き込むことを特
徴とする。
インバータと、前記第１、第２のインバータの出
力線を制御信号により決められた期間を電気的に
導通状態にする抵抗成分を有した接続手段とを有
し、前記第１のインバータの出力線を前記第２の
インバータの入力線に接続し、前記第２のインバ
ータの出力線を前記第１のインバータの入力線に
接続したラツチ回路において、前記制御信号によ
り前記第１、第２のインバータの出力線を電気的
に前記導通状態から非導通状態にした後、入力さ
れた微小な電位差を増幅して前記第１、第２のイ
ンバータに保持すべきデータを書き込むことを特
徴とする。
実施例の説明
第２図は本発明の第一の実施例を示す回路図で
ある。第２図において、P11，P12はＰチヤンネル
ＭＳトランジスタ、N3，N4，N5，N6，N7，
N8，N11，N12はＮはチヤンネルＭＳトランジ
スタである。P11，N11により入力2、出力S2の
インバータを構成、P12，N12により入力S2、出
力Ｓ 2のインバータを構成している。C11，C12は
配線容量である。
ある。第２図において、P11，P12はＰチヤンネル
ＭＳトランジスタ、N3，N4，N5，N6，N7，
N8，N11，N12はＮはチヤンネルＭＳトランジ
スタである。P11，N11により入力2、出力S2の
インバータを構成、P12，N12により入力S2、出
力Ｓ 2のインバータを構成している。C11，C12は
配線容量である。
S2，2は制御信号φにより、トランジスタ
N3，N4およびN5，N6によつて電気的に短絡さ
せられる。このφの“Ｈ”の期間S2，2の電位
は近づきN3，N4およびN5，N6のＮチヤンネル
トランジスタのオン抵抗によつて電位差が保たれ
る。また、φはN7，N8のゲートに接続されてい
るため、φが“Ｈ”の期間、S2，2のスレツシ
ユホルド電圧を単にP11，N11，P12，N12だけ構
成しているときよりも下げることができ、例え
ば、電源電圧の1/2に設定することも可能である。
N3，N4およびN5，N6によつて電気的に短絡さ
せられる。このφの“Ｈ”の期間S2，2の電位
は近づきN3，N4およびN5，N6のＮチヤンネル
トランジスタのオン抵抗によつて電位差が保たれ
る。また、φはN7，N8のゲートに接続されてい
るため、φが“Ｈ”の期間、S2，2のスレツシ
ユホルド電圧を単にP11，N11，P12，N12だけ構
成しているときよりも下げることができ、例え
ば、電源電圧の1/2に設定することも可能である。
第３図は第２図に示す実施例のラツチ回路を半
導体メモリのセンスアツプの用いた具体的回路の
一例を示している。
導体メモリのセンスアツプの用いた具体的回路の
一例を示している。
第４図は第３図の動作波形図である。第３図に
おいて、１はセンスアンプ、２はトランスフアゲ
ート、３はラツチ回路、Ｂ，はビツト線、S3，
Ｓ3はセンスアンプの入出力線である。φ1はセン
スアンプ１にＢ，の線データを読み込むための
制御信号、φ2はセンスアンプ１とラツチ回路３
を電気的に接続するための制御信号、φ3はラツ
チ回路と制御信号である。
おいて、１はセンスアンプ、２はトランスフアゲ
ート、３はラツチ回路、Ｂ，はビツト線、S3，
Ｓ3はセンスアンプの入出力線である。φ1はセン
スアンプ１にＢ，の線データを読み込むための
制御信号、φ2はセンスアンプ１とラツチ回路３
を電気的に接続するための制御信号、φ3はラツ
チ回路と制御信号である。
ビツト線Ｂ，のデータを読み出す動作は、
φ1立ち下がつてから（時刻t1）、ビツトＢ，を
プリーチヤージしてＢ，を同電位にしたあと
（時刻t2）プリチヤージを終了する。この後、メ
モリセルのデータがビツト線Ｂ，に与えられ、
ビツト線Ｂ，にある程度の電位差が生じると、
φを立ちあげることによつて（時刻t3）、センス
アンプ１が駆動されて、ビツト線Ｂ，は“Ｈ”
“Ｌ”にそれぞれ識別される。
φ1立ち下がつてから（時刻t1）、ビツトＢ，を
プリーチヤージしてＢ，を同電位にしたあと
（時刻t2）プリチヤージを終了する。この後、メ
モリセルのデータがビツト線Ｂ，に与えられ、
ビツト線Ｂ，にある程度の電位差が生じると、
φを立ちあげることによつて（時刻t3）、センス
アンプ１が駆動されて、ビツト線Ｂ，は“Ｈ”
“Ｌ”にそれぞれ識別される。
一方、ラツチ回路３では、制御信号φ3の立ち
上りによつて（時刻t2）、S3，3の電位は徐々に
近づきはじめる。
上りによつて（時刻t2）、S3，3の電位は徐々に
近づきはじめる。
φ3が“Ｈ”の期間（時刻t2からt4まで）は、φ3
をゲート、S3，3をドレインとするＮチヤンネ
ルＭＳトランジスタがともに“ON”状態とな
るためφ3が“Ｌ”に期間に比べて、論理しきい
値が低くなる。φ3が時刻t4で“Ｈ”から“Ｌ”に
変化して、φ2が時刻t5で“Ｈ”になるまでの間
に、S3，3の電位は論理しきい値が高くなる分
だけ上昇する。
をゲート、S3，3をドレインとするＮチヤンネ
ルＭＳトランジスタがともに“ON”状態とな
るためφ3が“Ｌ”に期間に比べて、論理しきい
値が低くなる。φ3が時刻t4で“Ｈ”から“Ｌ”に
変化して、φ2が時刻t5で“Ｈ”になるまでの間
に、S3，3の電位は論理しきい値が高くなる分
だけ上昇する。
そこで、トランジスタのチヤンネル長、チヤン
ネル幅は適当に選択することにより、φ2が“Ｈ”
になる前で、S3，3の電源電圧の1/2付近に設定
することが可能である。
ネル幅は適当に選択することにより、φ2が“Ｈ”
になる前で、S3，3の電源電圧の1/2付近に設定
することが可能である。
上記のように設定することにより、時刻t5でφ2
を“Ｈ”にすることにより、Ｂ，をＳ，に転
送したとき、Ｓ，の電位差が小さく、かつ、電
源電圧の1/2付近の電位であるため、Ｓ，を
“Ｈ”、“Ｌ”に高速に変化させることができる。
なぜなら論理振幅を電源電圧の約1/2にすること
ができるためである。第４図のS1，1は従来例
のラツチ回路を用いた場合の例を示しているが、
S1，1の反転に従来、時刻t7まで必要であつた
ことが分る。一方本実施例のラツチ回路を用いる
ことにより時刻t6にすることができ、△ｔ（＝t7
−t6）だけアクセスタイムの高速化をはかること
ができる。
を“Ｈ”にすることにより、Ｂ，をＳ，に転
送したとき、Ｓ，の電位差が小さく、かつ、電
源電圧の1/2付近の電位であるため、Ｓ，を
“Ｈ”、“Ｌ”に高速に変化させることができる。
なぜなら論理振幅を電源電圧の約1/2にすること
ができるためである。第４図のS1，1は従来例
のラツチ回路を用いた場合の例を示しているが、
S1，1の反転に従来、時刻t7まで必要であつた
ことが分る。一方本実施例のラツチ回路を用いる
ことにより時刻t6にすることができ、△ｔ（＝t7
−t6）だけアクセスタイムの高速化をはかること
ができる。
発明の効果
本発明は、制御信号により、正転出力およびは
反転出力を電気的に接続することで、両者間の電
位差を小さくしてから動作させるので高速にデー
タを反転し得るラツチ回路を用いたデータ書き込
み方法を提供することができる。従つて、本発明
を半導体メモリのセンスアンプの一部として採用
することにより、半導体メモリのアクセスタイム
の高速化が実現できる。
反転出力を電気的に接続することで、両者間の電
位差を小さくしてから動作させるので高速にデー
タを反転し得るラツチ回路を用いたデータ書き込
み方法を提供することができる。従つて、本発明
を半導体メモリのセンスアンプの一部として採用
することにより、半導体メモリのアクセスタイム
の高速化が実現できる。
第１図は従来のラツチ回路の回路図、第２図は
本発明の第１の実施例を示す回路図、第３図は本
発明のラツチ回路を半導体メモリのセンスアンプ
に使用した場合の回路図、第４図は第３図の動作
波形図である。 S2，Ｓ 2，S3，Ｓ 3……ラツチ回路の出力、Ｂ，
Ｂ……ビツト線のデータ、φ，φ1，φ2，φ3……
制御信号、３……ラツチ回路。
本発明の第１の実施例を示す回路図、第３図は本
発明のラツチ回路を半導体メモリのセンスアンプ
に使用した場合の回路図、第４図は第３図の動作
波形図である。 S2，Ｓ 2，S3，Ｓ 3……ラツチ回路の出力、Ｂ，
Ｂ……ビツト線のデータ、φ，φ1，φ2，φ3……
制御信号、３……ラツチ回路。
Claims (1)
- 【特許請求の範囲】 １ 第１、第２のインバータと、前記第１、第２
のインバータの出力線を制御信号により決められ
た期間を電気的に導通状態にする抵抗成分を有し
た接続手段とを有し、前記第１のインバータの出
力線を前記第２のインバータの入力線に接続し、
前記第２のインバータの出力線を前記第１のイン
バータの入力線に接続したラツチ回路において、
前記制御信号により前記第１、第２のインバータ
の出力線を電気的に前記導通状態から非導通状態
にした後、入力された微小な電位差を増幅して前
記第１、第２のインバータに保持すべきデータを
書き込むことを特徴とするデータ書き込み方法。 ２ 第１、第２のインバータと、前記第１、第２
のインバータの出力線を第１の制御信号により決
められた期間を電気的に導通状態にする抵抗成分
を有した第１の接続手段と、前記第１、第２のイ
ンバータの出力線をそれぞれ独立に接地線と第２
の制御信号により決められた期間を電気的に導通
状態にする第２の接続手段とを有し、前記第１の
インバータの出力線を前記第２のインバータの入
力線に接続し、前記第２のインバータの出力線を
前記第１のインバータの入力線に接続したラツチ
回路において、 前記第１の制御信号により前記第１、第２のイ
ンバータの出力線を電気的に非導通状態にした直
後に入力された微小な電位差を増幅して前記第
１、第２のインバータに保持すべきデータを書き
込むことを特徴とするデータ書き込み方法。 ３ 第１、第２の制御信号が同一の信号である特
許請求の範囲第２項記載のデータ書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250430A JPS60137119A (ja) | 1983-12-26 | 1983-12-26 | データ書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250430A JPS60137119A (ja) | 1983-12-26 | 1983-12-26 | データ書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60137119A JPS60137119A (ja) | 1985-07-20 |
| JPH0535608B2 true JPH0535608B2 (ja) | 1993-05-27 |
Family
ID=17207762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250430A Granted JPS60137119A (ja) | 1983-12-26 | 1983-12-26 | データ書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60137119A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2339289C2 (de) * | 1973-08-02 | 1975-02-06 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Bistabile Kippstufe mit MNOS-Transistoren |
| JPS57186289A (en) * | 1981-05-13 | 1982-11-16 | Hitachi Ltd | Semiconductor memory |
| FR2517142A1 (fr) * | 1981-11-20 | 1983-05-27 | Efcis | Bascule bistable a stockage non volatil et a repositionnement statique |
-
1983
- 1983-12-26 JP JP58250430A patent/JPS60137119A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60137119A (ja) | 1985-07-20 |
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