JPH0536276A - メモリーコントロールデバイス - Google Patents
メモリーコントロールデバイスInfo
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- JPH0536276A JPH0536276A JP3214805A JP21480591A JPH0536276A JP H0536276 A JPH0536276 A JP H0536276A JP 3214805 A JP3214805 A JP 3214805A JP 21480591 A JP21480591 A JP 21480591A JP H0536276 A JPH0536276 A JP H0536276A
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- input
- output
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
- G06F13/1636—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement using refresh
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Abstract
(57)【要約】
〔目的〕 標準ＤＲＡＭを用いて種々のニーズに適合さ
せるメモリコントロールデバイスを提供することを目的
とする。 〔構成〕 メモリに接続され、このメモリのアドレスを
出力し、かつ読み書きをコントロールするメモリインタ
ーフェースと、このメモリインターフェースにローカル
バスを介して接続された複数の入出力ポートおよびホス
トインターフェースと、前記メモリインターフェースを
介して前記メモリのリフレッシュを行うリフレッシュコ
ントロール部と、前記入出力ポート、ホストインターフ
ェースのメモリアクセス要求および前記リフレッシュコ
ントロール部のリフレッシュ要求を調停する調停部とを
備えているメモリコントロールデバイス。
せるメモリコントロールデバイスを提供することを目的
とする。 〔構成〕 メモリに接続され、このメモリのアドレスを
出力し、かつ読み書きをコントロールするメモリインタ
ーフェースと、このメモリインターフェースにローカル
バスを介して接続された複数の入出力ポートおよびホス
トインターフェースと、前記メモリインターフェースを
介して前記メモリのリフレッシュを行うリフレッシュコ
ントロール部と、前記入出力ポート、ホストインターフ
ェースのメモリアクセス要求および前記リフレッシュコ
ントロール部のリフレッシュ要求を調停する調停部とを
備えているメモリコントロールデバイス。
Description
【０００１】
【産業上の利用分野】この発明は標準ＤＲＡＭを種々の
特殊メモリとして使用し得るメモリコントロールデバイ
スに関する。
特殊メモリとして使用し得るメモリコントロールデバイ
スに関する。
【０００２】
【従来技術】近年メモリＩＣに対するニーズは極めて多
彩であり、大容量化、高速化に加え、ポートのマルチ
化、アクセス形式およびスキャン方式の多様化等のニー
ズが存在し、これに対して、デユアルポートメモリ、フ
ィールドメモリ、直行メモリあるいは必要な領域（ＲＯ
Ｉ:Ｒｅｇｉｏｎ Ｏｆ Ｉｎｔｅｒｅｓｔ）のみのア
クセスを可能にしたメモリ等が提供あるいは提案されて
いる。 参考文献： （１）「カスタム指向を強める専用ＤＲＡＭ」、日経エ
レクトロニクス１９８８、５、２ （２）「専用ＤＲＡＭ、標準品を巻き込む大きな流れ
に」、日経エレクトロニクス、１９８９、６、１２ （３）森、他「矩形領域アクセスを用いたグラフィック
用画像メモリ」、電子情報通信学会誌、１９８９、３ このような特殊用途に対する種々のメモリはそれぞれ単
機能であり、多様な機能を包括したメモリＩＣは存在せ
ず、また標準ＤＲＡＭに比較して高価である。
彩であり、大容量化、高速化に加え、ポートのマルチ
化、アクセス形式およびスキャン方式の多様化等のニー
ズが存在し、これに対して、デユアルポートメモリ、フ
ィールドメモリ、直行メモリあるいは必要な領域（ＲＯ
Ｉ:Ｒｅｇｉｏｎ Ｏｆ Ｉｎｔｅｒｅｓｔ）のみのア
クセスを可能にしたメモリ等が提供あるいは提案されて
いる。 参考文献： （１）「カスタム指向を強める専用ＤＲＡＭ」、日経エ
レクトロニクス１９８８、５、２ （２）「専用ＤＲＡＭ、標準品を巻き込む大きな流れ
に」、日経エレクトロニクス、１９８９、６、１２ （３）森、他「矩形領域アクセスを用いたグラフィック
用画像メモリ」、電子情報通信学会誌、１９８９、３ このような特殊用途に対する種々のメモリはそれぞれ単
機能であり、多様な機能を包括したメモリＩＣは存在せ
ず、また標準ＤＲＡＭに比較して高価である。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、標準ＤＲ
ＡＭを用いて種々のニーズに適合させるメモリコントロ
ールデバイスを提供することを目的とする。
従来の問題点を解消すべく創案されたもので、標準ＤＲ
ＡＭを用いて種々のニーズに適合させるメモリコントロ
ールデバイスを提供することを目的とする。
【０００４】
【課題を解決する手段】この発明に係るメモリコントロ
ールデバイスは、メモリインターフェースを介してメモ
リに対するアドレスおよび読み書きのコントロールとデ
ータ授受を行い、ホストインターフェースを介してメモ
リに対するランダムアクセスおよびＤＭＡを実行し、か
つメモリコントロールデバイスに対する種々のコントロ
ールを行い、さらに複数の入出力ポートを介してメモリ
に対する高速アクセスを行うものである。
ールデバイスは、メモリインターフェースを介してメモ
リに対するアドレスおよび読み書きのコントロールとデ
ータ授受を行い、ホストインターフェースを介してメモ
リに対するランダムアクセスおよびＤＭＡを実行し、か
つメモリコントロールデバイスに対する種々のコントロ
ールを行い、さらに複数の入出力ポートを介してメモリ
に対する高速アクセスを行うものである。
【０００５】
【作用】この発明に係るメモリコントロールデバイスに
よれば、標準ＤＲＡＭをマルチポートメモリその他の特
殊メモリとして使用でき、そのコントロールも容易であ
る。
よれば、標準ＤＲＡＭをマルチポートメモリその他の特
殊メモリとして使用でき、そのコントロールも容易であ
る。
【０００６】
【実施例】次にこの発明に係るメモリコントロールデバ
イスの１実施例を図面に基づいて説明する。
イスの１実施例を図面に基づいて説明する。
【０００７】図１はメモリコントロールデバイスＭＣＤ
のブロック図であり、メモリＭに接続されるメモリイン
ターフェース１とＭＰＵ等のホストにシステムバスを介
して接続されるホストインターフェース２とを備え、こ
れらインターフェース間はローカルバスＬＢにより接続
されている。ここにデバイスＭＣＤのピンアサインメン
トは図２の平面図に示すとおりであり、その意義につい
ては以後の説明において逐次触れてゆく。なお図２にお
いて末尾にハイフンを含む符号はローアサートの信号で
あることを示し、同一文字の末尾に数値を付した符号
は、数値が反時計回りに並ぶように配列されている。こ
の配列を示すために、デバイスの内側にも符号列の先頭
と末尾が記されている。
のブロック図であり、メモリＭに接続されるメモリイン
ターフェース１とＭＰＵ等のホストにシステムバスを介
して接続されるホストインターフェース２とを備え、こ
れらインターフェース間はローカルバスＬＢにより接続
されている。ここにデバイスＭＣＤのピンアサインメン
トは図２の平面図に示すとおりであり、その意義につい
ては以後の説明において逐次触れてゆく。なお図２にお
いて末尾にハイフンを含む符号はローアサートの信号で
あることを示し、同一文字の末尾に数値を付した符号
は、数値が反時計回りに並ぶように配列されている。こ
の配列を示すために、デバイスの内側にも符号列の先頭
と末尾が記されている。
【０００８】前記ローカルバスにはさらに複数の入出力
ポート３が接続され、外部とのデータ授受およびメモリ
インターフェイスとのデータ授受を適時行うようになっ
ている。ホストインターフェース２および入出力ポート
３のメモリアクセスと後述のリフレッシュコントロール
部によるメモリリフレッシュは調停部４によってコント
ロールされ、これらの干渉が生じないようになってい
る。調停時にはこれらＩ／Ｆおよびポートの優先順位を
判断し、最も優先順位の高いＩ／Ｆ、ポートにアクセス
権を与えあるいはメモリリフレッシュを許可する。
ポート３が接続され、外部とのデータ授受およびメモリ
インターフェイスとのデータ授受を適時行うようになっ
ている。ホストインターフェース２および入出力ポート
３のメモリアクセスと後述のリフレッシュコントロール
部によるメモリリフレッシュは調停部４によってコント
ロールされ、これらの干渉が生じないようになってい
る。調停時にはこれらＩ／Ｆおよびポートの優先順位を
判断し、最も優先順位の高いＩ／Ｆ、ポートにアクセス
権を与えあるいはメモリリフレッシュを許可する。
【０００９】ホストインターフェースのメモリアクセス
方式としては、ランダムアクセスモード、ページアクセ
スモード、ＭＣＤマスタＤＭＡおよびＭＣＤスレーブＤ
ＭＡの４方式がある。これら方式の選択は、ＭＣＤの内
部レジスタ（図示省略）にあらかじめ設定される。内部
レジスタはＭＣＤの機能設定、データ保持のために種々
設けられ、またメモリＭに対するアドレスも一旦内部レ
ジスタに保持される。内部レジスタのアクセスはピンＡ
Ｄ０〜ＡＤ３１およびピンＡＬＴ−が使用され（図２参
照）、図３のおよび図４に示すように、ＡＤ０〜ＡＤ３
１は内部アドレスおよびデータの両者に使用される。Ａ
ＬＴーをローレベルにすると、アドレスはラッチされ、
以後データの入出力が行われる。読み書きはローアサー
トのＷＥー（ライトイネーブル）で指定される。なお内
部レジスタアドレスにはＡＤ４〜ＡＤ９が割り当てら
れ、メモリＭのアドレスにはＡＤ４〜ＡＤ２９が割り当
てられる。ここで指定されるアドレスはワードアドレス
であり、従って、ＭＣＤが管理し得るメモリ空間は２26
×２バイト＝２27バイトとなる。内部レジスタとＤＲＡ
Ｍの選択はデータのＭＳＢであるＡＤ３１によって指定
される。
方式としては、ランダムアクセスモード、ページアクセ
スモード、ＭＣＤマスタＤＭＡおよびＭＣＤスレーブＤ
ＭＡの４方式がある。これら方式の選択は、ＭＣＤの内
部レジスタ（図示省略）にあらかじめ設定される。内部
レジスタはＭＣＤの機能設定、データ保持のために種々
設けられ、またメモリＭに対するアドレスも一旦内部レ
ジスタに保持される。内部レジスタのアクセスはピンＡ
Ｄ０〜ＡＤ３１およびピンＡＬＴ−が使用され（図２参
照）、図３のおよび図４に示すように、ＡＤ０〜ＡＤ３
１は内部アドレスおよびデータの両者に使用される。Ａ
ＬＴーをローレベルにすると、アドレスはラッチされ、
以後データの入出力が行われる。読み書きはローアサー
トのＷＥー（ライトイネーブル）で指定される。なお内
部レジスタアドレスにはＡＤ４〜ＡＤ９が割り当てら
れ、メモリＭのアドレスにはＡＤ４〜ＡＤ２９が割り当
てられる。ここで指定されるアドレスはワードアドレス
であり、従って、ＭＣＤが管理し得るメモリ空間は２26
×２バイト＝２27バイトとなる。内部レジスタとＤＲＡ
Ｍの選択はデータのＭＳＢであるＡＤ３１によって指定
される。
【００１０】ランダムアクセスモードにおいては、外部
からメモリＭのアドレスを指定し、１６ビットまたは３
２ビット単位でデータの読み書きを行う。このデータ長
の設定も内部レジスタに設定され、一定の読み書きサイ
クルによりデータの読み書きが行われる。図５、図６は
ＤＲＡＭの読み書きサイクルをそれぞれ示す。ホスト側
からのアドレス指定に対し、ＭＣＤは内部のメモリアク
セス要求その他をサンプリングし、ホスト側のメモリア
クセス要求を容認するときにはＲＤＹをローレベルにす
る。そして、ＭＣＤはメモリに対してＭＲＣＡ０〜ＭＲ
ＣＡ１１の１２ビットの信号によりＤＲＡＭのローアド
レス（１２ビット）およびコラムアドレス（１２ビッ
ト）を指定する。前述のアドレスバスＡＤ４〜２９は２
６ビットであり、これによってメモリのワードアドレス
が指定されトータル２７ビットのアドレス指定が実行さ
れることになる。
からメモリＭのアドレスを指定し、１６ビットまたは３
２ビット単位でデータの読み書きを行う。このデータ長
の設定も内部レジスタに設定され、一定の読み書きサイ
クルによりデータの読み書きが行われる。図５、図６は
ＤＲＡＭの読み書きサイクルをそれぞれ示す。ホスト側
からのアドレス指定に対し、ＭＣＤは内部のメモリアク
セス要求その他をサンプリングし、ホスト側のメモリア
クセス要求を容認するときにはＲＤＹをローレベルにす
る。そして、ＭＣＤはメモリに対してＭＲＣＡ０〜ＭＲ
ＣＡ１１の１２ビットの信号によりＤＲＡＭのローアド
レス（１２ビット）およびコラムアドレス（１２ビッ
ト）を指定する。前述のアドレスバスＡＤ４〜２９は２
６ビットであり、これによってメモリのワードアドレス
が指定されトータル２７ビットのアドレス指定が実行さ
れることになる。
【００１１】ページアクセスモードにおいては、スター
トアドレスのみが外部から指定され、その後、外部から
のＤＳ信号のコントロールにより、カラムアドレスのオ
ートインクリメントが行われる。これによってＤＲＡＭ
のページモードをそのまま活用でき、高速メモリアクセ
スを実現し得る。図７、図８はページアクセスモードに
おける読み書きサイクルをそれぞれ示す。最初のコラム
アドレス発生後、ホスト側からＤＳを一旦ハイレベルに
し再びローレベルにすることにより、コラムアドレスが
インクリメントされる。なお１回目のアドレスラッチが
終了すると、ＡＬＴ−がローレベルになるので、ＡＬＴ
−を見てＤＳを変化させる。
トアドレスのみが外部から指定され、その後、外部から
のＤＳ信号のコントロールにより、カラムアドレスのオ
ートインクリメントが行われる。これによってＤＲＡＭ
のページモードをそのまま活用でき、高速メモリアクセ
スを実現し得る。図７、図８はページアクセスモードに
おける読み書きサイクルをそれぞれ示す。最初のコラム
アドレス発生後、ホスト側からＤＳを一旦ハイレベルに
し再びローレベルにすることにより、コラムアドレスが
インクリメントされる。なお１回目のアドレスラッチが
終了すると、ＡＬＴ−がローレベルになるので、ＡＬＴ
−を見てＤＳを変化させる。
【００１２】ＭＣＤマスタＤＭＡにおいては、ＭＣＤが
システムバスの使用権を獲得し、バスマスタとして、デ
ータ転送を行う。このＤＭＡの実行に先だってＭＣＤは
使用権要求の信号ＤＭＡＲ−を出力し、システムバス調
停ロジックがそれを容認したとき（ＤＭＡＣ−をローレ
ベルにする。）に使用権が与えられる。図９はＭＣＤマ
スタＤＭＡのタイミングチャートを示す。
システムバスの使用権を獲得し、バスマスタとして、デ
ータ転送を行う。このＤＭＡの実行に先だってＭＣＤは
使用権要求の信号ＤＭＡＲ−を出力し、システムバス調
停ロジックがそれを容認したとき（ＤＭＡＣ−をローレ
ベルにする。）に使用権が与えられる。図９はＭＣＤマ
スタＤＭＡのタイミングチャートを示す。
【００１３】ＭＣＤスレーブＤＭＡにおける書き込みモ
ードでは、ＭＣＤのＤＭＡデータレジスタに外部からデ
ータを書き込むことにより、自動的にメモリＭに対する
書き込みアドレスがスタートアドレスから順次更新さ
れ、書き込みが行われる。読み出しモードでは、ＩＭＣ
はスタートアドレスから自動的にアドレスを更新して、
メモリのデータをＤＭＡデータレジスタに取り込み、順
次外部に出力する。
ードでは、ＭＣＤのＤＭＡデータレジスタに外部からデ
ータを書き込むことにより、自動的にメモリＭに対する
書き込みアドレスがスタートアドレスから順次更新さ
れ、書き込みが行われる。読み出しモードでは、ＩＭＣ
はスタートアドレスから自動的にアドレスを更新して、
メモリのデータをＤＭＡデータレジスタに取り込み、順
次外部に出力する。
【００１４】以上のＤＭＡにおいては、いわゆるＲＯＩ
のメモリアクセスが可能であり、必要なエリアのピクセ
ル数、ラスタ数およびオフセット（ラスタの最終ピクセ
ルから次ラスタのスタートピクセルまでのピクセル数）
をあらかじめ内部レジスタに登録することにより、スタ
ートアドレスを１頂点とする長方形のメモリエリアの読
み書きが可能である。またＤＭＡによるメモリアクセス
に関しては比較的低い優先順位とし、その後アクセス要
求が一定時間容認されなかった度ごとにＤＭＡウエイト
カウンタＤＭＡＷＣをインクリメントする。このカウン
ト値を指標として、ＤＭＡの優先順位を高め、メモリア
クセスが容認されたときに、カウンタをリセットする。
ＭＣＤは、ＤＭＡ転送の終了および後述する入出力ポー
トにおける転送の終了を割り込み信号ＩＮＴＲ−をロー
レベルにすることにより表示する（図１０）。そしてい
ずれのポートの転送が終了したかは、内部レジスタのス
テータスレジスタに示されている。
のメモリアクセスが可能であり、必要なエリアのピクセ
ル数、ラスタ数およびオフセット（ラスタの最終ピクセ
ルから次ラスタのスタートピクセルまでのピクセル数）
をあらかじめ内部レジスタに登録することにより、スタ
ートアドレスを１頂点とする長方形のメモリエリアの読
み書きが可能である。またＤＭＡによるメモリアクセス
に関しては比較的低い優先順位とし、その後アクセス要
求が一定時間容認されなかった度ごとにＤＭＡウエイト
カウンタＤＭＡＷＣをインクリメントする。このカウン
ト値を指標として、ＤＭＡの優先順位を高め、メモリア
クセスが容認されたときに、カウンタをリセットする。
ＭＣＤは、ＤＭＡ転送の終了および後述する入出力ポー
トにおける転送の終了を割り込み信号ＩＮＴＲ−をロー
レベルにすることにより表示する（図１０）。そしてい
ずれのポートの転送が終了したかは、内部レジスタのス
テータスレジスタに示されている。
【００１５】ＭＣＤはメモリＭのリフレッシュの管理の
ためのリフレッシュコントロール部５（図１）を備えて
おり、メモリアクセスを極力許容しつつ必要十分なリフ
レッシュを行う。この管理のためにリフレッシュコント
ロール部５にはリフレッシュペンデイングカウンタＲＰ
Ｃが設けられており、リフレッシュ要求が発生しそれが
容認されなかったときにこのカウンタはインクリメント
される。このカウント値を指標としてリフレッシュの優
先順位が高められ、リフレッシュが１回容認されたとき
にカウンタはデクリメントされる。
ためのリフレッシュコントロール部５（図１）を備えて
おり、メモリアクセスを極力許容しつつ必要十分なリフ
レッシュを行う。この管理のためにリフレッシュコント
ロール部５にはリフレッシュペンデイングカウンタＲＰ
Ｃが設けられており、リフレッシュ要求が発生しそれが
容認されなかったときにこのカウンタはインクリメント
される。このカウント値を指標としてリフレッシュの優
先順位が高められ、リフレッシュが１回容認されたとき
にカウンタはデクリメントされる。
【００１６】前記入出力ポート３はＡ〜Ｄの４ポート設
けられ、Ａ、Ｂ、Ｃはそれぞれ双方向データバスにより
外部とのデータ授受を行い、それぞれ独立に動作する。
一方ポートＣは、下記画像処理モードの入力専用ポート
として、またポートＡ、Ｂ、Ｃのコントロール信号の入
力ポートとして使用される。これらポートは３種のデー
タ転送モードを有し、その中の画像処理モード（後述）
では、各ポートの役割があらかじめ定められている。ポ
ート３のデータ転送モードは、ハンドシェイクモード、
同期モードおよび画像処理モードの３種である。これら
転送に際し、ＭＣＤは拡大縮小、読み出しスキャン方向
の逆転、インターレースのノンインターレース化を同時
に実行し得る。転送モードの設定およびその他の機能の
設定は内部レジスタに設定される。
けられ、Ａ、Ｂ、Ｃはそれぞれ双方向データバスにより
外部とのデータ授受を行い、それぞれ独立に動作する。
一方ポートＣは、下記画像処理モードの入力専用ポート
として、またポートＡ、Ｂ、Ｃのコントロール信号の入
力ポートとして使用される。これらポートは３種のデー
タ転送モードを有し、その中の画像処理モード（後述）
では、各ポートの役割があらかじめ定められている。ポ
ート３のデータ転送モードは、ハンドシェイクモード、
同期モードおよび画像処理モードの３種である。これら
転送に際し、ＭＣＤは拡大縮小、読み出しスキャン方向
の逆転、インターレースのノンインターレース化を同時
に実行し得る。転送モードの設定およびその他の機能の
設定は内部レジスタに設定される。
【００１７】図１１、１２はハンドシェークモードの出
力、入力のタイミングチャートをそれぞれ示す。ＡＲＤ
Ｙ信号およびＡＶＬＤ−信号がこのハンドシェークに使
用され、出力においては、外部からＡＲＤＹ信号をハイ
レベルにすると、ＭＣＤはデータ出力準備ができ次第、
直ちにデータＰＡ０〜７を出力し、同時にデータが有効
であることを示すＡＶＬＤ−信号をローレベルにする。
入力においては、ＡＲＤＹ信号がハイレベルのときに入
力可能状態を示し、外部からデータを入力し、ＡＶＬＤ
−信号をローレベルにすると、データがラッチされる。
なお図中信号名（ピンアサインメント）はポートＡのも
のを代表的に示しており、他のポートについてはＡを
Ｂ，Ｃ、Ｄに置き換えた符号が使用される。
力、入力のタイミングチャートをそれぞれ示す。ＡＲＤ
Ｙ信号およびＡＶＬＤ−信号がこのハンドシェークに使
用され、出力においては、外部からＡＲＤＹ信号をハイ
レベルにすると、ＭＣＤはデータ出力準備ができ次第、
直ちにデータＰＡ０〜７を出力し、同時にデータが有効
であることを示すＡＶＬＤ−信号をローレベルにする。
入力においては、ＡＲＤＹ信号がハイレベルのときに入
力可能状態を示し、外部からデータを入力し、ＡＶＬＤ
−信号をローレベルにすると、データがラッチされる。
なお図中信号名（ピンアサインメント）はポートＡのも
のを代表的に示しており、他のポートについてはＡを
Ｂ，Ｃ、Ｄに置き換えた符号が使用される。
【００１８】図１３、１４は同期モードの出力、入力の
タイミングチャートをそれぞれ示し、入出力はＳＣＬＫ
に同期して行われる。出力においては、外部からＡＲＤ
Ｙ信号をハイレベルにすると、ＭＣＤは出力準備ができ
次第、データＰＡ０〜７を出力し、同時にデータが有効
であることを示すＡＶＬＤ−をローレベルにする。入力
においては、ＡＲＤＹ信号がハイレベルのときに入力可
能状態を示し、外部からデータを入力し、ＡＶＬＤ−信
号をローレベルにすると、データがラッチされる。
タイミングチャートをそれぞれ示し、入出力はＳＣＬＫ
に同期して行われる。出力においては、外部からＡＲＤ
Ｙ信号をハイレベルにすると、ＭＣＤは出力準備ができ
次第、データＰＡ０〜７を出力し、同時にデータが有効
であることを示すＡＶＬＤ−をローレベルにする。入力
においては、ＡＲＤＹ信号がハイレベルのときに入力可
能状態を示し、外部からデータを入力し、ＡＶＬＤ−信
号をローレベルにすると、データがラッチされる。
【００１９】画像処理モードではポートＡ〜Ｃを出力ポ
ート、ポートＤを入力ポートとし、ＹＬＯＡＤを１プレ
ーンの開始信号（表示系の垂直ブランクに対応。）、Ｘ
ＬＯＡＤを１ラスタの開始信号（表示系の水平ブランク
に対応。）、ＭＯＤＥＯＵＴを画像処理装置のパイプラ
イン制御信号として使用する（図１５、図１６）。処理
すべきデータはメモリから取り込まれ、ポートＡ〜Ｃか
ら画像処理装置に送られる。一方画像処理装置の処理結
果はポートＤに入力され、メモリに格納される。ＭＣＤ
には画像処理装置の出力データが有効か否かを示す信号
ＭＯＤＥＩＮを入力し得る。信号ＲＳＴＲ−は画像処理
装置における逐次処理のためのタイミング信号であり、
各ラスタの開始時に前ラスタを保持するためのラインメ
モリをリフレッシュする。このリフレッシュはＸＬＯＡ
Ｄの立ち上がりよりやや遅れて実行される。図１５では
１プレーンの画像の転送が連続的に実行された例を示
し、図１６ではメモリＭのリフレッシュ等のため、一旦
ＭＯＤＥＯＵＴをローレベルにしてデータ転送を中断し
た例である。
ート、ポートＤを入力ポートとし、ＹＬＯＡＤを１プレ
ーンの開始信号（表示系の垂直ブランクに対応。）、Ｘ
ＬＯＡＤを１ラスタの開始信号（表示系の水平ブランク
に対応。）、ＭＯＤＥＯＵＴを画像処理装置のパイプラ
イン制御信号として使用する（図１５、図１６）。処理
すべきデータはメモリから取り込まれ、ポートＡ〜Ｃか
ら画像処理装置に送られる。一方画像処理装置の処理結
果はポートＤに入力され、メモリに格納される。ＭＣＤ
には画像処理装置の出力データが有効か否かを示す信号
ＭＯＤＥＩＮを入力し得る。信号ＲＳＴＲ−は画像処理
装置における逐次処理のためのタイミング信号であり、
各ラスタの開始時に前ラスタを保持するためのラインメ
モリをリフレッシュする。このリフレッシュはＸＬＯＡ
Ｄの立ち上がりよりやや遅れて実行される。図１５では
１プレーンの画像の転送が連続的に実行された例を示
し、図１６ではメモリＭのリフレッシュ等のため、一旦
ＭＯＤＥＯＵＴをローレベルにしてデータ転送を中断し
た例である。
【００２０】前記入出力ポートおよびホストインターフ
ェースのアドレス発生部は図１７のように構成され、メ
モリに対するアドレスを発生するアドレスレジスタＡＤ
Ｒ、画像処理モードにおいて、アクセススすべき領域の
縦方向のラスタ数を登録するラインナンバレジスタＬＮ
Ｒ、同領域の横方向のピクセル数を登録するピクセルナ
ンバレジスタＰＮＲ、およびあるラスタから次のラスタ
に移るときの水平座標値の変位を登録するオフセットレ
ジスタＯＳＲが設けられている。ＰＮＲはピクセルカウ
ンタＰＣに接続され、ＰＣは各ラスタへのアクセスの直
前にＰＮＲのデータをロードし、１個のピクセルに対応
するデータにアクセスするごとに、カウント値をデクリ
メントする。ＬＮＲはラインカウンタＬＣに接続され、
ＬＣは、長方形領域のアクセスのスタート直前にＬＮＲ
のデータをロードし、１ラスタのアクセスが終了するご
とに、カウント値をデクリメントする。これによって、
前記長方形領域へのアクセスにおける各ラスタの終端お
よびその領域の終端を特定し得る。メモリアクセスの開
始時には、アドレスレジスタＡＤＲにはスタートアドレ
スが登録され、その後インクリメント信号ＩＮＣにより
インクリメントされていく。ＬＣ、ＰＣデータ等に基づ
きアクセスすべきメモリアドレスが適宜算出され、その
アドレス値はアドレスレジスタＡＤＲに与えられた後
に、ＭＲＣＡ０〜１１から出力される。画像の垂直座標
に関しては１ラスタが終了するごとにインクリメント
し、水平座標に関しては、１ラスタ上ではインクリメン
トを行うが、その終端に至ったときには、アダーＡＤＤ
によりＡＤＲの値とＯＳＲの値とを加算し、加算結果を
次ラスタの最初の水平アドレスとする。これによって次
ラスタのスタートアドレスを高速に生成し得る。以上は
順方向のスキャンについての説明であり、逆方向スキャ
ンについては後述する。なお各ポートのアドレス発生部
は１個のアダーを共通に使用し、これによって回路のゲ
ート効率を高めている。
ェースのアドレス発生部は図１７のように構成され、メ
モリに対するアドレスを発生するアドレスレジスタＡＤ
Ｒ、画像処理モードにおいて、アクセススすべき領域の
縦方向のラスタ数を登録するラインナンバレジスタＬＮ
Ｒ、同領域の横方向のピクセル数を登録するピクセルナ
ンバレジスタＰＮＲ、およびあるラスタから次のラスタ
に移るときの水平座標値の変位を登録するオフセットレ
ジスタＯＳＲが設けられている。ＰＮＲはピクセルカウ
ンタＰＣに接続され、ＰＣは各ラスタへのアクセスの直
前にＰＮＲのデータをロードし、１個のピクセルに対応
するデータにアクセスするごとに、カウント値をデクリ
メントする。ＬＮＲはラインカウンタＬＣに接続され、
ＬＣは、長方形領域のアクセスのスタート直前にＬＮＲ
のデータをロードし、１ラスタのアクセスが終了するご
とに、カウント値をデクリメントする。これによって、
前記長方形領域へのアクセスにおける各ラスタの終端お
よびその領域の終端を特定し得る。メモリアクセスの開
始時には、アドレスレジスタＡＤＲにはスタートアドレ
スが登録され、その後インクリメント信号ＩＮＣにより
インクリメントされていく。ＬＣ、ＰＣデータ等に基づ
きアクセスすべきメモリアドレスが適宜算出され、その
アドレス値はアドレスレジスタＡＤＲに与えられた後
に、ＭＲＣＡ０〜１１から出力される。画像の垂直座標
に関しては１ラスタが終了するごとにインクリメント
し、水平座標に関しては、１ラスタ上ではインクリメン
トを行うが、その終端に至ったときには、アダーＡＤＤ
によりＡＤＲの値とＯＳＲの値とを加算し、加算結果を
次ラスタの最初の水平アドレスとする。これによって次
ラスタのスタートアドレスを高速に生成し得る。以上は
順方向のスキャンについての説明であり、逆方向スキャ
ンについては後述する。なお各ポートのアドレス発生部
は１個のアダーを共通に使用し、これによって回路のゲ
ート効率を高めている。
【００２１】以上のアドレス発生部は各ポートごとに独
立に設けられているので、全く無関係にアドレス設定を
行うことができ、同一メモリについて異なるポートの入
出力を定義すると、いわゆるマルチポートメモリの機能
を得ることができる。例えば、図１９に示すように、１
メモリ中の領域Ａ、ＢをポートＡ、Ｂそれぞれでアクセ
スし得る。
立に設けられているので、全く無関係にアドレス設定を
行うことができ、同一メモリについて異なるポートの入
出力を定義すると、いわゆるマルチポートメモリの機能
を得ることができる。例えば、図１９に示すように、１
メモリ中の領域Ａ、ＢをポートＡ、Ｂそれぞれでアクセ
スし得る。
【００２２】このような通常のアドレス発生の他に、前
述の画像の拡大、縮小、逆方向スキャン、インターレー
ス／ノンインターレース変換を実行可能である。拡大に
際しては、読み出した１ピクセルを複数回書き込むこと
により横方向の拡大を行い、同一ラスタを複数回書き込
むことにより縦方向の拡大を行う。縮小に際しては、間
欠的なピクセルの読み出しを行うことにより横方向の縮
小を行い、間欠的なラスタの読み出しにより縦方向の縮
小を行う。逆方向スキャンに際しては、インクリメント
信号にかえてデクリメント信号をアドレスレジスタに入
力し、アドレスの発生順序を逆転させる。またインター
レース／ノンインターレース変換においては、書き込み
時のオフセットを１ラスタ分のピクセル数とし、１ラス
タおきに書き込みを行う。そして次フレームにおいて、
あいているラスタに画像を書き込む。
述の画像の拡大、縮小、逆方向スキャン、インターレー
ス／ノンインターレース変換を実行可能である。拡大に
際しては、読み出した１ピクセルを複数回書き込むこと
により横方向の拡大を行い、同一ラスタを複数回書き込
むことにより縦方向の拡大を行う。縮小に際しては、間
欠的なピクセルの読み出しを行うことにより横方向の縮
小を行い、間欠的なラスタの読み出しにより縦方向の縮
小を行う。逆方向スキャンに際しては、インクリメント
信号にかえてデクリメント信号をアドレスレジスタに入
力し、アドレスの発生順序を逆転させる。またインター
レース／ノンインターレース変換においては、書き込み
時のオフセットを１ラスタ分のピクセル数とし、１ラス
タおきに書き込みを行う。そして次フレームにおいて、
あいているラスタに画像を書き込む。
【００２３】入出力ポート３へのメモリデータ入出力の
ために、各のポートには入出力バッファＢが設けられ
（図１８）、このバッファＢはメモリインターフェース
の入力側に接続された第１段バッファＢＵＦ１と、この
バッファＢＵＦ１の後段に接続された第２段バッファＢ
ＵＦ２とを有する。バッファＢＵＦ１はメモリから出力
された６４ビットのデータを保持するための６４ビット
のバッファであり、ＢＵＦ１に６４ビットのデータが入
力されると、そのデータは直ちにＢＵＦ２に転送され
る。これによって、連続的に１２８ビットの読み出しが
実行され、高速のデータ取り込みが可能となる。バッフ
ァＢＵＦ２の出力側には、マルチプレクサＭＵＸ２を介
して入出力レジスタＩＯＲが接続され、ＭＵＸ２は、ポ
ートへの入力またはＢＵＦ２出力を択一的に出力する。
メモリ出力をポートから出力する場合には、ＭＵＸ２は
ＢＵＦ２の出力をＩＯＲに入力する。ＩＯＲは６４ビッ
トのデータを８ビットずつ並列に出力し、マルチプレク
サＭＵＸ４に入力する。ＭＵＸ４にはアドレス信号ＡＤ
Ｓが入力されており、ＩＯＲの出力のうち１系統の８ビ
ットデータを選択し、かつ選択された８ビット全部ある
いはいずれか１ビットのみを選択する。この選択された
データがポートから出力される。このようにメモリのデ
ータは１ビット単位でポートに出力し得る。一方ポート
への入力はマルチプレクサＭＵＸ２へ入力され、この入
力をメモリに転送するときには、ＭＵＸ２はＭＵＸ５の
出力を選択し、ＩＯＲに入力する。そしてＩＯＲのデー
タはＭＵＸ３からＢＵＦ１を経て、ＢＵＦ２からメモリ
に転送される。このデータ入力においてもＢＵＦ１のデ
ータは直ちにＢＵＦ２に転送され、１２８ビット単位の
メモリ書き込みが行われる。従って、高速のデータ入力
が可能である。
ために、各のポートには入出力バッファＢが設けられ
（図１８）、このバッファＢはメモリインターフェース
の入力側に接続された第１段バッファＢＵＦ１と、この
バッファＢＵＦ１の後段に接続された第２段バッファＢ
ＵＦ２とを有する。バッファＢＵＦ１はメモリから出力
された６４ビットのデータを保持するための６４ビット
のバッファであり、ＢＵＦ１に６４ビットのデータが入
力されると、そのデータは直ちにＢＵＦ２に転送され
る。これによって、連続的に１２８ビットの読み出しが
実行され、高速のデータ取り込みが可能となる。バッフ
ァＢＵＦ２の出力側には、マルチプレクサＭＵＸ２を介
して入出力レジスタＩＯＲが接続され、ＭＵＸ２は、ポ
ートへの入力またはＢＵＦ２出力を択一的に出力する。
メモリ出力をポートから出力する場合には、ＭＵＸ２は
ＢＵＦ２の出力をＩＯＲに入力する。ＩＯＲは６４ビッ
トのデータを８ビットずつ並列に出力し、マルチプレク
サＭＵＸ４に入力する。ＭＵＸ４にはアドレス信号ＡＤ
Ｓが入力されており、ＩＯＲの出力のうち１系統の８ビ
ットデータを選択し、かつ選択された８ビット全部ある
いはいずれか１ビットのみを選択する。この選択された
データがポートから出力される。このようにメモリのデ
ータは１ビット単位でポートに出力し得る。一方ポート
への入力はマルチプレクサＭＵＸ２へ入力され、この入
力をメモリに転送するときには、ＭＵＸ２はＭＵＸ５の
出力を選択し、ＩＯＲに入力する。そしてＩＯＲのデー
タはＭＵＸ３からＢＵＦ１を経て、ＢＵＦ２からメモリ
に転送される。このデータ入力においてもＢＵＦ１のデ
ータは直ちにＢＵＦ２に転送され、１２８ビット単位の
メモリ書き込みが行われる。従って、高速のデータ入力
が可能である。
【００２４】
【発明の効果】前述のとおり、この発明に係るメモリコ
ントロールデバイスは、メモリインターフェースを介し
てメモリに対するアドレスおよび読み書きのコントロー
ルとデータ授受を行い、ホストインターフェースを介し
てメモリに対するランダムアクセスおよびＤＭＡを実行
し、かつメモリコントロールデバイスに対する種々のコ
ントロールを行い、さらに複数の入出力ポートを介して
メモリに対する高速アクセスを行うので、標準ＤＲＡＭ
をマルチポートメモリその他の特殊メモリとして使用で
き、そのコントロールも容易であるという優れた効果を
有する。
ントロールデバイスは、メモリインターフェースを介し
てメモリに対するアドレスおよび読み書きのコントロー
ルとデータ授受を行い、ホストインターフェースを介し
てメモリに対するランダムアクセスおよびＤＭＡを実行
し、かつメモリコントロールデバイスに対する種々のコ
ントロールを行い、さらに複数の入出力ポートを介して
メモリに対する高速アクセスを行うので、標準ＤＲＡＭ
をマルチポートメモリその他の特殊メモリとして使用で
き、そのコントロールも容易であるという優れた効果を
有する。
【図１】この発明にかかるメモリコントロールデバイス
の１実施例を示すブロック図である。
の１実施例を示すブロック図である。
【図２】同実施例の集積回路におけるピンアサインメン
トを示す平面図である。
トを示す平面図である。
【図３】同実施例の内部レジスタの読み出しサイクルを
示すタイミングチャートである。
示すタイミングチャートである。
【図４】同実施例の内部レジスタの書き込みサイクルを
示すタイミングチャートである。
示すタイミングチャートである。
【図５】同実施例を用い、ホスト側からメモリをランダ
ムアクセスする際のメモリ読み出しサイクルを示すタイ
ミングチャートである。
ムアクセスする際のメモリ読み出しサイクルを示すタイ
ミングチャートである。
【図６】同実施例を用い、ホスト側からメモリをランダ
ムアクセスする際のメモリ書き込みサイクルを示すタイ
ミングチャートである。
ムアクセスする際のメモリ書き込みサイクルを示すタイ
ミングチャートである。
【図７】同実施例を用い、ホスト側からメモリをページ
モードアクセスする際のメモリ読み出しサイクルを示す
タイミングチャートである。
モードアクセスする際のメモリ読み出しサイクルを示す
タイミングチャートである。
【図８】同実施例を用い、ホスト側からメモリをページ
モードアクセスする際のメモリ書き込みサイクルを示す
タイミングチャートである。
モードアクセスする際のメモリ書き込みサイクルを示す
タイミングチャートである。
【図９】同実施例による、マスタモードＤＭＡのタイミ
ングチャートである。
ングチャートである。
【図１０】同実施例による、ホストに対する割り込みを
示すタイミングチャートである。
示すタイミングチャートである。
【図１１】同実施例における入出力ポートのハンドシェ
ーク出力を示すタイミングチャートである。
ーク出力を示すタイミングチャートである。
【図１２】同実施例における入出力ポートのハンドシェ
ーク入力を示すタイミングチャートである。
ーク入力を示すタイミングチャートである。
【図１３】同実施例における入出力ポートの同期出力を
示すタイミングチャートである。
示すタイミングチャートである。
【図１４】同実施例における入出力ポートの同期入力を
示すタイミングチャートである。
示すタイミングチャートである。
【図１５】同実施例における入出力ポートの画像処理モ
ードの連続的データ出力を示すタイミングチャートであ
る。
ードの連続的データ出力を示すタイミングチャートであ
る。
【図１６】同実施例における入出力ポートの画像処理モ
ードの間欠的データ出力を示すタイミングチャートであ
る。
ードの間欠的データ出力を示すタイミングチャートであ
る。
【図１７】同実施例における入出力ポートのアドレス発
生部を示すブロック図である。
生部を示すブロック図である。
【図１８】同実施例における入出力ポートの入出力バッ
ファを示すブロック図である。
ファを示すブロック図である。
【図１９】同実施例によるメモリアクセス態様を示す概
念図である。
念図である。
１ メモリインターフェース
２ ホストインターフェース
３ 入出力ポート
４ 調停部
５ リフレッシュコントール部
ＭＣＤ メモリコントロールデバイス
ＳＡＲ スタートアドレスレジスタ
ＬＮＲ ラインナンバレジスタ
ＰＮＲ ピクセルナンバレジスタ
ＯＳＲ オフセットレジスタ
ＡＤＲ アダー
Claims (7)
- 【請求項１】 メモリに接続され、このメモリのアドレ
スを出力し、かつ読み書きをコントロールするメモリイ
ンターフェースと、このメモリインターフェースにロー
カルバスを介して接続された複数の入出力ポートおよび
ホストインターフェースと、前記メモリインターフェー
スを介して前記メモリのリフレッシュを行うリフレッシ
ュコントロール部と、前記入出力ポート、ホストインタ
ーフェースのメモリアクセス要求および前記リフレッシ
ュコントロール部のリフレッシュ要求を調停する調停部
とを備えているメモリコントロールデバイス。 - 【請求項２】 入出力ポートおよびホストインターフェ
ースは、メモリにアクセスするスタートアドレスを登録
するスタートアドレスレジスタと、メモリにアクセスす
る長方形領域のサイズを登録するサイズレジスタと、こ
の長方形領域の各ローアドレスのアクセスから次のロー
アドレスのアクセスに移るときのコラムアドレスのオフ
セットを登録するオフセットレジスタと、前記長方形領
域の各ローアドレスのアクセスの終了時に、そのときの
コラムアドレスに前記オフセットを加算する加算部とを
備えていることを特徴とする請求項１記載のメモリコン
トロールデバイス。 - 【請求項３】 入出力ポートは入出力するデータを一旦
保持する入出力バッファ手段を備えていることを特徴と
する請求項１記載のメモリコントロールデバイス。 - 【請求項４】 入出力バッファー手段は、メモリから出
力されたデータを保持する第１段バッファーと、メモリ
に入力するデータを保持する第２段バッファと、入出力
データを保持する第３段バッファとを備え、第１段バッ
ファの出力は第２段バッファの入力に接続され、第２段
バッファの出力は切替手段を介して第３段バッファの入
力に接続され、この切替手段は入出力ポートへの入力と
第２段バッファの出力を択一的に出力するようになって
いることを特徴とする請求項１記載のモリコントロール
デバイス。 - 【請求項５】 第３段バッファは１バイトずつのビット
列を保持するレジスタ群よりなり、第３段バッファの出
力にはこれらレジスタの１個を択一的に選択するバイト
選択手段が接続されていることを特徴とする請求項１記
載のメモリコントロールデバイス。 - 【請求項６】 選択手段は１レジスタ内の１ビットを択
一的に出力しうるビット選択手段が設けられていること
を特徴とする請求項５記載のメモリコントロールデバイ
ス。 - 【請求項７】 入出力ポートのための加算部は、全ての
入出力ポートに共通の１個の入出力ポートよりなること
を特徴とする請求項２記載のメモリコントロールデバイ
ス。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214805A JP3027445B2 (ja) | 1991-07-31 | 1991-07-31 | メモリーコントロールデバイス |
| EP92112950A EP0525749B1 (en) | 1991-07-31 | 1992-07-29 | Memory control device |
| DE69222706T DE69222706T2 (de) | 1991-07-31 | 1992-07-29 | Speichersteueranordnung |
| US07/921,110 US5414666A (en) | 1991-07-31 | 1992-07-30 | Memory control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214805A JP3027445B2 (ja) | 1991-07-31 | 1991-07-31 | メモリーコントロールデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536276A true JPH0536276A (ja) | 1993-02-12 |
| JP3027445B2 JP3027445B2 (ja) | 2000-04-04 |
Family
ID=16661820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3214805A Expired - Fee Related JP3027445B2 (ja) | 1991-07-31 | 1991-07-31 | メモリーコントロールデバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5414666A (ja) |
| EP (1) | EP0525749B1 (ja) |
| JP (1) | JP3027445B2 (ja) |
| DE (1) | DE69222706T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008129893A (ja) * | 2006-11-22 | 2008-06-05 | Adlink Technology Inc | マルチポートメモリアクセス制御モジュール |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336180B1 (en) | 1997-04-30 | 2002-01-01 | Canon Kabushiki Kaisha | Method, apparatus and system for managing virtual memory with virtual-physical mapping |
| CA2118662C (en) * | 1993-03-22 | 1999-07-13 | Paul A. Santeler | Memory controller having all dram address and control signals provided synchronously from a single device |
| US5680518A (en) * | 1994-08-26 | 1997-10-21 | Hangartner; Ricky D. | Probabilistic computing methods and apparatus |
| US5708624A (en) * | 1996-11-27 | 1998-01-13 | Monolithic System Technology, Inc. | Method and structure for controlling internal operations of a DRAM array |
| JPH10269775A (ja) * | 1997-03-27 | 1998-10-09 | Mitsubishi Electric Corp | 半導体集積回路および位相同期ループ回路 |
| AUPO648397A0 (en) | 1997-04-30 | 1997-05-22 | Canon Information Systems Research Australia Pty Ltd | Improvements in multiprocessor architecture operation |
| AUPO647997A0 (en) * | 1997-04-30 | 1997-05-22 | Canon Information Systems Research Australia Pty Ltd | Memory controller architecture |
| US6414687B1 (en) | 1997-04-30 | 2002-07-02 | Canon Kabushiki Kaisha | Register setting-micro programming system |
| US6289138B1 (en) | 1997-04-30 | 2001-09-11 | Canon Kabushiki Kaisha | General image processor |
| US6061749A (en) | 1997-04-30 | 2000-05-09 | Canon Kabushiki Kaisha | Transformation of a first dataword received from a FIFO into an input register and subsequent dataword from the FIFO into a normalized output dataword |
| US6707463B1 (en) | 1997-04-30 | 2004-03-16 | Canon Kabushiki Kaisha | Data normalization technique |
| US6507898B1 (en) | 1997-04-30 | 2003-01-14 | Canon Kabushiki Kaisha | Reconfigurable data cache controller |
| JP2000122919A (ja) * | 1998-10-13 | 2000-04-28 | Mitsubishi Electric Corp | プロセッサ及びメモリ制御方法 |
| EP1059586B1 (en) * | 1999-06-09 | 2004-09-08 | Texas Instruments Incorporated | Shared memory with programmable size |
| JP4847036B2 (ja) * | 2005-03-30 | 2011-12-28 | キヤノン株式会社 | バスアクセスを調停する制御装置およびデータ処理装置の制御方法 |
| KR100689863B1 (ko) * | 2005-12-22 | 2007-03-08 | 삼성전자주식회사 | 반도체 메모리 장치 및 그에 따른 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE137593C (ja) * | ||||
| US4493036A (en) * | 1982-12-14 | 1985-01-08 | Honeywell Information Systems Inc. | Priority resolver having dynamically adjustable priority levels |
| JP2587229B2 (ja) * | 1987-03-11 | 1997-03-05 | 日本テキサス・インスツルメンツ株式会社 | アービタ回路 |
| US4884069A (en) * | 1987-03-19 | 1989-11-28 | Apple Computer, Inc. | Video apparatus employing VRAMs |
| US4796232A (en) * | 1987-10-20 | 1989-01-03 | Contel Corporation | Dual port memory controller |
| FR2625340B1 (fr) * | 1987-12-23 | 1990-05-04 | Labo Electronique Physique | Systeme graphique avec controleur graphique et controleur de dram |
| US5216635A (en) * | 1991-07-24 | 1993-06-01 | Ncr Corporation | System and method for requesting access to a computer memory for refreshing |
-
1991
- 1991-07-31 JP JP3214805A patent/JP3027445B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-29 DE DE69222706T patent/DE69222706T2/de not_active Expired - Lifetime
- 1992-07-29 EP EP92112950A patent/EP0525749B1/en not_active Expired - Lifetime
- 1992-07-30 US US07/921,110 patent/US5414666A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008129893A (ja) * | 2006-11-22 | 2008-06-05 | Adlink Technology Inc | マルチポートメモリアクセス制御モジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69222706T2 (de) | 1998-02-12 |
| EP0525749B1 (en) | 1997-10-15 |
| JP3027445B2 (ja) | 2000-04-04 |
| DE69222706D1 (de) | 1997-11-20 |
| EP0525749A1 (en) | 1993-02-03 |
| US5414666A (en) | 1995-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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