JPH0536724A

JPH0536724A - 半導体装置

Info

Publication number: JPH0536724A
Application number: JP19285191A
Authority: JP
Inventors: Tomio Imai; 富夫今井
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1991-08-01
Filing date: 1991-08-01
Publication date: 1993-02-12

Abstract

(57)【要約】【目的】ＭＥＳＦＥＴのスイッチング速度の高速化
を、寄生抵抗を増加させずに寄生容量を低減することに
よって達成する。【構成】ＧａＡｓＭＥＳＦＥＴ１００において、ゲー
ト電極５とドレイン電極７の間隔が、ゲート電極５とソ
ース電極６の間隔より大きく形成されていると共に、ゲ
ート電極５とドレイン電極７との間に、不純物（Ｓｉ
+）濃度がｎ活性領域２より濃く且つドレイン領域４の
濃度より薄い濃度のｎ’領域が形成されて、寄生抵抗を
増加させることなく寄生容量の低減が図られる。上記
ｎ’領域にはバイアスの印加時に空乏層が広がり、これ
によって寄生容量の更なる低減が図られる。更にゲート
電極５とドレイン電極６間及びゲート電極５とソース電
極７間の層間絶縁膜９が除去されて寄生容量の低減が図
られている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体技術さらにはシ
ョットキー電界効果トランジスタ（ＭＥＳＦＥＴ）に適
用して有効な技術に関し、例えば、ＧａＡｓを基板とす
るＭＥＳＦＥＴに利用して有効な技術に関する。

【０００２】

【従来の技術】従来、ＬＳＩの処理速度の高速化を図る
べく自己整合型（セルフアライン）によりＧａＡｓＭＥ
ＳＦＥＴを形成する手法について、例えば大森正道「超
高速化合物半導体デバイス」（１９８６年）第７６頁〜
第８３頁において論じられている。

【０００３】即ち、この種のＭＥＳＦＥＴを自己整合に
て形成するにあたっては、ソース電極・ドレイン電極と
接触するオーミックコンタクト層（ソース領域，ドレイ
ン領域；ｎ+層）は、ゲート電極を形成した後、これを
マスクとして、例えばＳｉをイオン打込みすることによ
り形成される。このようにして形成されたＧａＡｓＭＥ
ＳＦＥＴ２００を図８に示す。この図に示すように、自
己整合により形成されたＧａＡｓＭＥＳＦＥＴ２００で
は、ソース領域２０３及びドレイン領域２０４がゲート
電極２０５に隣接して形成されているため、ゲート電極
２０５・ソース電極２０６間、及びゲート電極２０５・
ドレイン電極２０７間を狭めてこれらの間の寄生抵抗を
小さくすることができ、ＭＥＳＦＥＴの高い負荷駆動能
力が達成される。

【０００４】ところで、近年この種のＭＥＳＦＥＴを基
本デバイスとして、更に超高周波で動作可能な半導体集
積回路装置の開発が進められ、それに応えるためにＧａ
ＡｓＭＥＳＦＥＴのスイッチング速度を更に速める必要
が生じた。このような要請に応えるには以下に示す２つ
の方法が考えられる。即ち、 (1)ゲート電極・ソース電極及びゲート電極・ドレイン
電極間の間隔を狭めて寄生抵抗を更に低減させること
で、ＭＥＳＦＥＴの負荷駆動能力を向上させる。 (2)ゲート電極付近の半導体領域の濃度を下げて、ゲー
ト寄生容量を低減させることで、ＭＥＳＦＥＴのゲート
入力負荷を減らす、という方法である。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た技術を同時に採り入れると、次のような問題のあるこ
とが本発明者らによってあきらかとされた。即ち、自己
整合によりＭＥＳＦＥＴを形成する半導体製造技術で
は、電極間を狭くして上述の(1)の如く寄生抵抗を低減
しようとすれば、電極を狭めた分だけ寄生容量の増加を
招き、また逆に上述の(2)の如く半導体領域の不純物濃
度を下げて寄生容量を低減しようとすれば、濃度が下が
った分だけ寄生抵抗の増加を招いてしまい、ＭＥＳＦＥ
Ｔの更なるスイッチング速度向上を図る有効な手だてが
なかった。

【０００６】本発明の目的は、かかる事情に鑑みてみさ
れたもので、寄生抵抗を増加させずに、寄生容量を低減
することによってＭＥＳＦＥＴのスイッチング速度の高
速化を可能ならしめた半導体装置を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴については、本明細書の記述および添附図面から明ら
かになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、ショットキーゲート電界効果トラン
ジスタが形成された半導体装置において、ゲート電極端
とドレイン電極端の間隔を、ゲート電極端とソース電極
端の間隔より大きく形成すると共に、ゲート電極端とド
レイン電極端との間に不純物濃度がゲート電極直下の半
導体領域の不純物濃度より濃く且つドレイン電極直下の
半導体領域の不純物濃度より薄い濃度の不純物領域を形
成したものである。

【０００８】

【作用】上述した手段によれば、ゲート電極とドレイン
電極間に発生する寄生容量を小さくすることができるゲ
ート電極とドレイン電極との間隔が広がった分だけトラ
ンジスタの寄生抵抗が低減され、この間に形成された不
純物領域の不純物濃度が、ゲート電極直下の半導体領域
の不純物濃度より濃く且つドレイン電極直下の半導体領
域の不純物濃度より薄いので、この間に生じる寄生抵抗
の増大が抑えられる。また、ゲート電極のバイアス時に
はこの不純物領域内にチャネルが膨らんで形成されるの
でこの領域での寄生容量が更に低減される。

【０００９】

【実施例】以下、本発明の一実施例を添付図面を参照し
て詳細に説明する。図１は、本発明が適用されたＧａＡ
ｓＭＥＳＦＥＴ１００が形成された半導体装置の断面図
である。上記ＧａＡｓＭＥＳＦＥＴ１００は、ＧａＡｓ
基板１上に形成されるもので、該基板１表面にゲート電
極直下のチャネル形成用のｎ形活性領域（ｎ-領域）２
が形成され、このｎ形活性領域２内にオーミックコンタ
クト領域たるソース領域（ｎ+）３・ドレイン領域（ｎ
+）４が形成されている。このうちソース領域３は、後
述するように、ゲート電極（例えばＷ5Ｓｉ3）５を用い
た自己整合技術によってシリコン（Ｓｉ+）を適宜打ち
込むことによって形成されている。上記ソース領域３及
びドレイン領域４には、夫々、金−ゲルマニウム合金
（Ａｕ−Ｇｅ）からなるソース電極６及びドレイン電極
７が、これらの対応する領域３，４にオーミック接合し
て形成されている。

【００１０】また、ゲート電極５とドレイン電極７との
間のｎ形活性領域２内には、ｎ’領域（不純物領域）８
が形成されている。このｎ’領域８は、詳細は後述する
ように、ゲート電極５とドレイン電極６との間の寄生容
量を抑えつつ、一方で、寄生抵抗をも低減させるための
構造であり、このｎ’領域８は、チャネル形成用のｎ形
活性領域（ｎ-領域）の不純物濃度（Ｓｉ+濃度）より濃
く、ソース領域／ドレイン領域３，４の不純物濃度（Ｓ
ｉ+濃度）より薄くなるようにＳｉ+が打ち込まれて形成
される。更にまた、このＧａＡｓＭＥＳＦＥＴ１００
は、ゲート電極５とソース電極６との間、及びゲート電
極５とドレイン電極７との間の層間絶縁膜９が除去され
て、これらの間の寄生容量を低減させる構造となってい
る。

【００１１】より具体的には、かかる構造を採用した場
合、 (1)ＧａＡｓＭＥＳＦＥＴ１００において、例えばゲー
ト電極５とドレイン電極７との間隔をゲート電極５とソ
ース電極６との間隔よりも大きく設定して寄生容量の低
減が図られる。このようにして寄生容量を低減させた場
合、通常は寄生抵抗が大きくなるが、上記構造ではゲー
ト電極５とドレイン電極７との間に形成された領域に、
ソース・ドレイン領域よりも低濃度で、且つｎ形活性領
域２よりも高い濃度のｎ’領域８が形成されているの
で、ゲート・ドレイン間の寄生抵抗の増大が抑えられて
いる。これによってＭＥＳＦＥＴの負荷駆動能力を低下
させないで寄生容量が小さくなる。さらにゲート電極５
とドレイン電極７との間隔が大きく、しかも上記ｎ’領
域８が形成されているので、ＭＥＳＦＥＴの動作時には
このｎ’領域４に空乏層Ａが形成され、このとき形成さ
れた空乏層Ａの厚みに反比例してゲート・ドレイン間の
寄生容量が更に低減される。 (2)また、従来のＧａＡｓＭＥＳＦＥＴ２００（図８参
照）では、これらゲート電極（２０５）・ソース電極
（２０６）・ドレイン電極（２０７）は、これらの電極
相互間、或は他の導電層（例えばＡｕ配線２１０）との
間の絶縁性を保つべく層間絶縁膜２０９によって覆われ
ているが、本実施例のＧａＡｓＭＥＳＦＥＴ１００で
は、これら電極５，６，７間の層間絶縁膜を除去して、
これら電極間に発生する寄生容量を低減させるようにな
っている。

【００１２】以上詳述したように、上記構成のＧａＡｓ
ＭＥＳＦＥＴ１００では、低い寄生抵抗で負荷駆動能力
を維持しつつ、同時に、寄生容量を低減してトランジス
タのスイッチング速度の高速化を達成するようにしてい
る。

【００１３】図２〜図７は、本実施例のＧａＡｓＭＥＳ
ＦＥＴ１００の製造工程を示す断面図である。上記構成
の半導体装置（ＧａＡｓＭＥＳＦＥＴ）を形成するに当
たっては、先ず、半導体（ＧａＡｓ）基板１に、ホトレ
ジスト３１を塗布し、これを所望のパターンにエッチン
グして、図１に示すチャネル形成用ｎ形活性領域２の形
状に対応するマスクパターンとし、これを用いたシリコ
ンイオン（Ｓｉ+）の打込みを行う。これにアニールを
施して低濃度のチャネル形成用ｎ形活性領域（ｎ-領
域）２が形成される（ここまでの工程で得られた半導体
装置を図２に示す）。

【００１４】上記ｎ形活性領域２表面にゲート電極用金
属（ケイ化タングステンＷ5Ｓｉ3）１５を、ホトリソグ
ラフィ技術とドライエッチング技術を用いて所望の形状
にて形成する（ショットキー接合の形成）。次いで、上
記ホトレジスト３１及び上記ゲート電極用Ｗ5Ｓｉ3１５
をマスクパターンとして、再びシリコン（Ｓｉ+）を打
ち込み、活性化アニールを行って高濃度不純物領域（ｎ
+領域）からなるソース領域３及びドレイン領域４（オ
ーミックコンタクト層）を自己整合によって得る（図
３）。

【００１５】上記ホトレジスト３１を全て除去した後、
新たにホトレジスト３２をゲート電極用Ｗ5Ｓｉ3１５
の、ソース側の半分のみ覆うように被着形成し、これに
等方性のドライエッチングを施してゲート電極用Ｗ5Ｓ
ｉ3１５のドレイン側半分（図中右半分）を除去して、
ゲート電極（Ｗ5Ｓｉ3）５を得る（図４）。

【００１６】このようにして得られた半導体装置に対し
て、上記ホトレジスト３２を全て除去した後、更に所定
形状（ｎ形活性領域２の形状に対応するパターン）のホ
トレジスト３３をＧａＡｓ基板１表面に被着形成し、こ
のレジスト３３と上記ゲート電極５とをマスクにして、
さらにシリコンイオン（Ｓｉ+）を打ち込み、活性化ア
ニールを行う。ここでのＳｉ+打込量は、ｎ形活性領域
２の形成時よりは多く又、ソース・ドレイン領域（オー
ミックコンタクト層）３，４形成時よりは少なくする。
これにより、ゲート電極５のドレイン４側の端部からド
レイン領域４の端部にかけて、ソース領域３，ドレイン
領域４(ｎ-領域)より低濃度で且つ、ｎ形活性領域２よ
り高濃度の不純物(Ｓｉ+)が導入されたｎ’層８が形成
される（図５）。

【００１７】更に上記ホトレジスト３３を全て除去した
後、ホトレジスト３４を全面に塗布し、これを所望の形
状に合わせてエッチングして電極の形状に対応するマス
クパターンを得る。このマスクパターンを用いたリフト
オフ技術によってソース電極６及びドレイン電極７（オ
ーミック電極，共に金−ゲルマニウム合金にて形成され
る）を得る（図６）。

【００１８】このようにして得られた半導体装置のホト
レジスト３４を除去した後は、その上面に層間絶縁膜
（例えばＰＳＧ膜）９，第１配線層（Ａｕ）１０，層間
絶縁膜（ＰＳＧ）１１，第２配線層（Ａｕ）１２を順
次、所望のパターンで形成して、多層構造の半導体装置
を得る（図７）。

【００１９】最後に、ソース電極６とゲート電極５及び
ドレイン電極７とゲート電極５との間にある層間絶縁膜
９（９ａ）及びこの上方に形成されている層間絶縁膜１
１（１１ａ）を、ドライエッチングにより取り除いて、
本実施例のＧａＡｓＭＥＳＦＥＴを得る（図１）。

【００２０】以上の工程で形成された半導体装置のＭＥ
ＳＦＥＴ１００は、ドレイン領域（ｎ+層）のゲート側
端部がゲート下のチャネル形成領域（ｎ形活性領域）２
から離れているためトランジスタの動作時（バイアス印
加時）にゲート下に延びる空乏層Ａはドレイン側へ大き
く膨らむことになる（図１参照）。ゲート・ドレイン間
の寄生容量は、空乏層の厚みに反比例するため、空乏層
が広がっただけ寄生容量は更に減少する。また、ゲート
電極５とソース電極６、ゲート電極５とドレイン電極６
そしてゲート電極５と金属配線層１０との間には、誘電
率の高い層間絶縁膜（ＰＳＧ）がないため、誘電率の差
だけゲートの寄生容量は減少する。

【００２１】以上詳述したように、本実施例のＭＥＳＦ
ＥＴ１００では、ゲート電極５とソース電極６との間は
自己整合技術によって従前通り近接しているために寄生
抵抗が低くなり、且つ、これらの間に層間絶縁膜が形成
されていないので寄生容量も低く抑えられる。又、ドレ
イン側の構造に関しては、ドレイン領域（ｎ+層）４を
ゲート電極５から離し、且つゲート電極５とドレイン電
極７との間の層間絶縁膜が取り除かれているので、ゲー
トの寄生容量を一層低減させることができる。又、ゲー
ト下のｎ形活性領域２とドレイン領域４との間にｎ’領
域が形成されているので寄生抵抗の増大を抑えつつ、バ
イアス印加時にこのｎ’領域に形成されるゲートによっ
て、更に寄生容量が低減する。

【００２２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
発明が適用されるＭＥＳＦＥＴをＧａＡｓ半導体基板上
に形成した例を示したが、Ｓｉ基板やＩｎＰ基板上に形
成するようにしてもよい。また、半導体装置を構成する
各半導体領域の導電型は、実施例とは逆の導電型にて形
成することが可能である。また、本実施例の半導体装置
の配線層及び／又は層間絶縁膜に用いられる材質も、例
示のものに限定されることなく種々の材質が適用可能で
ある。例えばソース電極・ドレイン電極に関してはニッ
ケルや金、層間絶縁膜に関してはＳＯＧを用いることが
できる。

【００２３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＭＥＳ
ＦＥＴに適用した場合ついて説明したが、本発明はそれ
に限定されるものでなく、ＦＥＴ全般に利用することが
できる。

【００２４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。以上述べたように、本発明のデバイス
構造においては、ＭＥＳＦＥＴの負荷駆動能力を劣化さ
せずに、寄生容量を低減して、スイッチング速度の向上
が達成される。

【図面の簡単な説明】

【図１】本発明に係わるＧａＡｓＭＥＳＦＥＴが形成さ
れた半導体装置の断面図である。

【図２】本発明の半導体装置の製造プロセスのうちｎ形
活性領域を形成した状態を示す断面図である。

【図３】本発明の半導体装置の製造プロセスのうちゲー
ト電極用金属、ソース・ドレイン領域を形成した状態を
示す断面図である。

【図４】本発明の半導体装置の製造プロセスのうちゲー
ト電極を形成した状態を示す断面図である。

【図５】本発明の半導体装置の製造プロセスのうちｎ’
層（不純物領域）を形成した状態を示す断面図である。

【図６】本発明の半導体装置の製造プロセスのうちソー
ス電極及びドレイン電極を形成した状態を示す断面図で
ある。

【図７】本発明の半導体装置の製造プロセスのうち配線
層・層間絶縁膜を堆積させて多層構造の半導体装置を形
成した状態を示す断面図である。

【図８】従来のＧａＡｓＭＥＳＦＥＴの代表的な構造を
示す断面図である。

【符号の説明】

１ＧａＡｓ基板２活性領域３ソース領域（ｎ+層）４ドレイン領域（ｎ+層）５ゲート電極６ソース電極７ドレイン電極８ｎ’領域（不純物領域）９層間絶縁膜１０配線層Ａ空乏層

Claims

【特許請求の範囲】

【請求項１】ショットキーゲート電界効果トランジス
タが形成された半導体装置において、ゲート電極端とド
レイン電極端の間隔が、ゲート電極端とソース電極端の
間隔より大きく形成されていると共に、ゲート電極端と
ドレイン電極端との間に不純物濃度が、ゲート電極直下
の半導体領域の不純物濃度より濃く且つドレイン電極直
下の半導体領域の不純物濃度より薄い濃度の不純物領域
が形成されていることを特徴とする半導体装置。
【請求項２】ゲート電極とドレイン電極間及び／又は
ゲート電極とソース電極間の層間絶縁膜が除去されてい
ることを特徴とする請求項１記載の半導体装置。
【請求項３】ショットキーゲート電界効果トランジス
タが形成された半導体装置において、ゲート電極とドレ
イン電極間及び／又はゲート電極とソース電極間の層間
絶縁膜が除去されていることを特徴とする半導体装置。