JPH0536760A - 電子回路装置 - Google Patents
電子回路装置Info
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- JPH0536760A JPH0536760A JP3187898A JP18789891A JPH0536760A JP H0536760 A JPH0536760 A JP H0536760A JP 3187898 A JP3187898 A JP 3187898A JP 18789891 A JP18789891 A JP 18789891A JP H0536760 A JPH0536760 A JP H0536760A
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- chip
- electronic
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
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- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
- H05K1/092—Dispersed materials, e.g. conductive pastes or inks
- H05K1/095—Dispersed materials, e.g. conductive pastes or inks for polymer thick films, i.e. having a permanent organic polymeric binder
-
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【目的】フェースダウン実装を利用して強固で信頼性の
高い接続を行った電子回路装置を提供する事を目的とす
る。 【構成】熱可塑性樹脂基板１に熱可塑性樹脂を含む導電
材により形成された配線層２を有する回路基板を用い、
電子素子チップ３の突起状電極４がこの回路基板の配線
層２に埋め込まれた状態で圧着接続された構造とする。
高い接続を行った電子回路装置を提供する事を目的とす
る。 【構成】熱可塑性樹脂基板１に熱可塑性樹脂を含む導電
材により形成された配線層２を有する回路基板を用い、
電子素子チップ３の突起状電極４がこの回路基板の配線
層２に埋め込まれた状態で圧着接続された構造とする。
Description
【０００１】
【産業上の利用分野】本発明は、電子回路装置に係り、
特に突起状電極を有する電子素子を回路基板に搭載した
電子回路装置に関する。
特に突起状電極を有する電子素子を回路基板に搭載した
電子回路装置に関する。
【０００２】
【従来の技術】電子機器の小形化，高速化を達成するた
めに、半導体パッケージにチップを収納する代わりに、
ベアチップの電子素子を突起状電極を用いて直接回路基
板上にフェースダウン実装するフリップチップ技術が採
用されるようになっている（例えば、特開平２−１１０
９４９号公報）。このフェースダウン実装は、接続に要
する配線長が短くなり、実装領域の面積も小さくなると
いう利点を有する。
めに、半導体パッケージにチップを収納する代わりに、
ベアチップの電子素子を突起状電極を用いて直接回路基
板上にフェースダウン実装するフリップチップ技術が採
用されるようになっている（例えば、特開平２−１１０
９４９号公報）。このフェースダウン実装は、接続に要
する配線長が短くなり、実装領域の面積も小さくなると
いう利点を有する。
【０００３】フェースダウン実装の具体的な方法として
は、半田からなる突起状電極が形成された電子部品を回
路基板上にアラインメントした後、リフローする方法、
電子部品を加熱圧着する方法、等が用いられる。しかし
ながら、電子部品をフェースダウン実装すると、電子部
品と回路基板の熱膨脹率の差によって生じるストレス
が、突起状電極の接合部分に集中する。そこでこの応力
集中を回避するため、フェースダウン実装時に電子部品
と回路基板の間に糊剤を介在させて、両者の接続強度の
向上を図ることが行われている。
は、半田からなる突起状電極が形成された電子部品を回
路基板上にアラインメントした後、リフローする方法、
電子部品を加熱圧着する方法、等が用いられる。しかし
ながら、電子部品をフェースダウン実装すると、電子部
品と回路基板の熱膨脹率の差によって生じるストレス
が、突起状電極の接合部分に集中する。そこでこの応力
集中を回避するため、フェースダウン実装時に電子部品
と回路基板の間に糊剤を介在させて、両者の接続強度の
向上を図ることが行われている。
【０００４】図３は、この様な従来のフェースダウン実
装により得られる電子回路装置の構造である。回路基板
１１には配線層１２が形成されており、この配線層１２
に接続されるように、突起状電極１４を持つ電子素子１
３がフェースダウン実装される。電子素子１３と回路基
板１１の間には、糊剤（封止剤）１５を介在させてい
る。
装により得られる電子回路装置の構造である。回路基板
１１には配線層１２が形成されており、この配線層１２
に接続されるように、突起状電極１４を持つ電子素子１
３がフェースダウン実装される。電子素子１３と回路基
板１１の間には、糊剤（封止剤）１５を介在させてい
る。
【０００５】しかしながら、この様に糊剤を用いて強固
なフェースダウン実装を行った場合、曲げ応力が働くと
電子素子の外周部分にその応力が集中して、接続部分が
破断しやすいという問題があった。これは、ＴＡＢ（Ｔ
ape Ａutomated Ｂonding）等の他の接続法による場
合にはないフェースダウン実装に特有の問題である。
なフェースダウン実装を行った場合、曲げ応力が働くと
電子素子の外周部分にその応力が集中して、接続部分が
破断しやすいという問題があった。これは、ＴＡＢ（Ｔ
ape Ａutomated Ｂonding）等の他の接続法による場
合にはないフェースダウン実装に特有の問題である。
【０００６】
【発明が解決しようとする課題】以上のように従来のフ
ェースダウン実装技術では、十分に強固で信頼性の高い
接続を行うことができないという問題があった。本発明
はこの様な点に鑑みなされたもので、フェースダウン実
装を利用して強固で信頼性の高い接続を行った電子回路
装置を提供する事を目的とする。
ェースダウン実装技術では、十分に強固で信頼性の高い
接続を行うことができないという問題があった。本発明
はこの様な点に鑑みなされたもので、フェースダウン実
装を利用して強固で信頼性の高い接続を行った電子回路
装置を提供する事を目的とする。
【０００７】
【課題を解決するための手段】本発明にかかる電子回路
装置は、熱可塑性樹脂基板に熱可塑性樹脂を含む導電材
により形成された配線層を有する回路基板を用い、電子
素子の突起状電極がこの回路基板の配線層に埋め込まれ
た状態で接続された構造を有することを特徴とする。
装置は、熱可塑性樹脂基板に熱可塑性樹脂を含む導電材
により形成された配線層を有する回路基板を用い、電子
素子の突起状電極がこの回路基板の配線層に埋め込まれ
た状態で接続された構造を有することを特徴とする。
【０００８】
【作用】本発明によると、フェースダウン実装時の熱圧
着によって、電子素子の突起状電極が熱可塑性の配線層
に埋め込まれた状態で接続されるため、突起状電極によ
る錨作用で電子素子と回路基板の強固な接続状態が得ら
れる。また回路基板が熱可塑性であるため、接続後に熱
応力が残存しにくい。また突起状電極が配線層に埋め込
まれることから、突起状電極と配線層の接触面積が増大
し、低抵抗接触が得られ、さらに突起状電極の高さのば
らつきも吸収される。
着によって、電子素子の突起状電極が熱可塑性の配線層
に埋め込まれた状態で接続されるため、突起状電極によ
る錨作用で電子素子と回路基板の強固な接続状態が得ら
れる。また回路基板が熱可塑性であるため、接続後に熱
応力が残存しにくい。また突起状電極が配線層に埋め込
まれることから、突起状電極と配線層の接触面積が増大
し、低抵抗接触が得られ、さらに突起状電極の高さのば
らつきも吸収される。
【０００９】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１０】図１は、本発明の一実施例に係るメモリモ
ジュールの要部断面構造を示す。この実施例では、ＳＲ
ＡＭチップとその周辺の耐ノイズ用チップ抵抗器，バイ
パス用チップ・コンデンサ等を搭載してメモリモジュー
ルを構成している。
ジュールの要部断面構造を示す。この実施例では、ＳＲ
ＡＭチップとその周辺の耐ノイズ用チップ抵抗器，バイ
パス用チップ・コンデンサ等を搭載してメモリモジュー
ルを構成している。
【００１１】回路基板１は、熱可塑性の樹脂であるＰＰ
Ｓ（Ｐolyphenylen sulfide)シートであり、この上に熱
可塑性樹脂を含む配線層２が形成されている。具体的に
この配線層２は、ポリスルホン樹脂にＡg 粉末を混入さ
せたペーストを印刷法によりパターニングして得られ
る。パターニングされたペーストは、熱圧着によって埋
め込まれてシート面はフラットになっている。回路基板
１のサイズは、５０mm×５０mm×４０μm ｔである。
Ｓ（Ｐolyphenylen sulfide)シートであり、この上に熱
可塑性樹脂を含む配線層２が形成されている。具体的に
この配線層２は、ポリスルホン樹脂にＡg 粉末を混入さ
せたペーストを印刷法によりパターニングして得られ
る。パターニングされたペーストは、熱圧着によって埋
め込まれてシート面はフラットになっている。回路基板
１のサイズは、５０mm×５０mm×４０μm ｔである。
【００１２】この回路基板１にＳＲＡＭチップ３が搭載
されている。ＳＲＡＭチップ３は、サイズが５．２mm×
６．７mm×０．６２５mmｔであり、Ａl 電極数が２７個
の２５６ｋビットのものである。Ａl 電極上には、Ｔi
（１００nm）／Ｎi （５００nm）／Ａu （１００nm）の
積層構造を無電解メッキにより形成し、さらに３０μm
のＡu 層を電解メッキにより形成した突起状電極４が設
けられている。
されている。ＳＲＡＭチップ３は、サイズが５．２mm×
６．７mm×０．６２５mmｔであり、Ａl 電極数が２７個
の２５６ｋビットのものである。Ａl 電極上には、Ｔi
（１００nm）／Ｎi （５００nm）／Ａu （１００nm）の
積層構造を無電解メッキにより形成し、さらに３０μm
のＡu 層を電解メッキにより形成した突起状電極４が設
けられている。
【００１３】ＳＲＡＭチップのフェースダウン実装は、
電子部品マウント装置を用いて、チップ温度２５０℃、
荷重３ｋｇ，時間６０sec の条件で行われる。これによ
り、ＳＲＡＭチップ３の突起状電極４は、回路基板１の
配線層２に、図示のように埋め込まれた状態で接続され
る。
電子部品マウント装置を用いて、チップ温度２５０℃、
荷重３ｋｇ，時間６０sec の条件で行われる。これによ
り、ＳＲＡＭチップ３の突起状電極４は、回路基板１の
配線層２に、図示のように埋め込まれた状態で接続され
る。
【００１４】図には示していないが、チップ抵抗器やチ
ップ・コンデンサも同様の方法で回路基板１に搭載され
る。チップ抵抗器は、１．０mm×１．０mm×０．５mmｔ
サイズのもの、チップ・コンデンサは、２．０mm×１．
０mm×０．５mmｔのものである。これらのチップ部品
は、ＳＲＡＭチップにおけるような突起状電極はない
が、図２に示すように電極部５がチップ抵抗（或いはコ
ンデンサ）本体からΔｄだけ突き出た状態にあれば、こ
れもＳＲＡＭチップの突起状電極と同様に扱って、同様
にフェースダウン実装できる。
ップ・コンデンサも同様の方法で回路基板１に搭載され
る。チップ抵抗器は、１．０mm×１．０mm×０．５mmｔ
サイズのもの、チップ・コンデンサは、２．０mm×１．
０mm×０．５mmｔのものである。これらのチップ部品
は、ＳＲＡＭチップにおけるような突起状電極はない
が、図２に示すように電極部５がチップ抵抗（或いはコ
ンデンサ）本体からΔｄだけ突き出た状態にあれば、こ
れもＳＲＡＭチップの突起状電極と同様に扱って、同様
にフェースダウン実装できる。
【００１５】この実施例によれば、ＳＲＡＭチップ３の
突起状電極４は配線層２および回路基板１を変形させて
ここに埋め込まれ、強固な接続が行われる。また回路基
板１の変形によって、突起状電極４と配線層２の接触面
積が増大し、接触抵抗の大幅な低減が図られる。実際こ
の実施例では、１突起状電極当りの接触抵抗が２×１０
-5Ωであって、従来のフェースダウン実装により得られ
る接触抵抗の約１／２になっている。
突起状電極４は配線層２および回路基板１を変形させて
ここに埋め込まれ、強固な接続が行われる。また回路基
板１の変形によって、突起状電極４と配線層２の接触面
積が増大し、接触抵抗の大幅な低減が図られる。実際こ
の実施例では、１突起状電極当りの接触抵抗が２×１０
-5Ωであって、従来のフェースダウン実装により得られ
る接触抵抗の約１／２になっている。
【００１６】本発明は上記実施例に限られない。例えば
突起状電極として、Ａl 電極上に２５μm φのＡu ワイ
ヤを用いたボールボンディングを行い、そのワイヤを切
断した所謂Ａu ボールバンプを用いることもできる。こ
のＡu ボールバンプ電極は釣り鐘状に側面が膨らんでい
るため、熱可塑正回路基板に埋め込まれた時にボールバ
ンプの錨効果によって一層強固な接続がなされる。
突起状電極として、Ａl 電極上に２５μm φのＡu ワイ
ヤを用いたボールボンディングを行い、そのワイヤを切
断した所謂Ａu ボールバンプを用いることもできる。こ
のＡu ボールバンプ電極は釣り鐘状に側面が膨らんでい
るため、熱可塑正回路基板に埋め込まれた時にボールバ
ンプの錨効果によって一層強固な接続がなされる。
【００１７】突起状電極の材料としては、Ａu 以外にＣ
u ，Ｐd，Ｓn ，Ｎi ，Ａg ，Ｉn等を単独で或いは合金
化して用いることができる。回路基板材料としては、Ｐ
ＥＳ（Ｐolyethersulfone ），ＰＥ（Ｐolyethylene
），ＰＣ（Ｐolycarbonate），ＰＶＣ（Ｐolyvinyl ch
loride ），ＰＰ（Ｐolypropylene）、或いはこれらの
複合材料等を用いることができ、適当な可塑性を選択す
ることができる。配線層としても、回路基板の絶縁材
料，電子部品の電極材料，接合に要する部材等に応じて
適宜選択することができる。例えば、上述した基板材料
となる樹脂をバインダーとした金，銀，銅等を導電材料
とするペーストを用いることができる。搭載する電子素
子としても、実施例で説明したものの他に、チップ・イ
ンダクタ，チップ・ダイオード，チップ・トランジスタ
等を用いることができる。その他本発明は、その趣旨を
逸脱しない範囲で種々変形して実施することができる。
u ，Ｐd，Ｓn ，Ｎi ，Ａg ，Ｉn等を単独で或いは合金
化して用いることができる。回路基板材料としては、Ｐ
ＥＳ（Ｐolyethersulfone ），ＰＥ（Ｐolyethylene
），ＰＣ（Ｐolycarbonate），ＰＶＣ（Ｐolyvinyl ch
loride ），ＰＰ（Ｐolypropylene）、或いはこれらの
複合材料等を用いることができ、適当な可塑性を選択す
ることができる。配線層としても、回路基板の絶縁材
料，電子部品の電極材料，接合に要する部材等に応じて
適宜選択することができる。例えば、上述した基板材料
となる樹脂をバインダーとした金，銀，銅等を導電材料
とするペーストを用いることができる。搭載する電子素
子としても、実施例で説明したものの他に、チップ・イ
ンダクタ，チップ・ダイオード，チップ・トランジスタ
等を用いることができる。その他本発明は、その趣旨を
逸脱しない範囲で種々変形して実施することができる。
【００１８】
【発明の効果】以上述べたように本発明によれぱ、熱可
塑性を有する回路基板と配線層を用いて電子部品の突起
状電極をこれに埋め込んだ状態でフェースダウン実装す
ることによって、強固で信頼性の高い接続状態の電子回
路装置が得られる。
塑性を有する回路基板と配線層を用いて電子部品の突起
状電極をこれに埋め込んだ状態でフェースダウン実装す
ることによって、強固で信頼性の高い接続状態の電子回
路装置が得られる。
【図１】本発明の一実施例に係るメモリモジュールの要
部構造を示す断面図。
部構造を示す断面図。
【図２】同実施例に用いるチップ部品の構造を示す図。
【図３】従来のフェースダウン実装構造を示す図。
１…熱可塑性回路基板、 ２…熱可塑性配線層、 ３…ＳＲＡＭチップ、 ４…突起状電極。
Claims (1)
- 【特許請求の範囲】 【請求項１】熱可塑性樹脂基板に熱可塑性樹脂を含む導
電材により形成された配線層を有する回路基板と、 この回路基板の配線層に突起状電極が圧着されて埋め込
まれた状態で接続された電子素子と、 を備えたことを特徴とする電子回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03187898A JP3122170B2 (ja) | 1991-07-26 | 1991-07-26 | 電子回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03187898A JP3122170B2 (ja) | 1991-07-26 | 1991-07-26 | 電子回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536760A true JPH0536760A (ja) | 1993-02-12 |
| JP3122170B2 JP3122170B2 (ja) | 2001-01-09 |
Family
ID=16214130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03187898A Expired - Fee Related JP3122170B2 (ja) | 1991-07-26 | 1991-07-26 | 電子回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3122170B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270496A (ja) * | 1997-03-27 | 1998-10-09 | Hitachi Ltd | 電子装置、情報処理装置、半導体装置並びに半導体チップの実装方法 |
| WO2010007879A1 (ja) * | 2008-07-16 | 2010-01-21 | シャープ株式会社 | 半導体装置の製造方法及び半導体装置 |
| US20150342054A1 (en) * | 2014-05-26 | 2015-11-26 | Samsung Electro-Mechanics Co., Ltd. | Embedded coreless substrate and method for manufacturing the same |
-
1991
- 1991-07-26 JP JP03187898A patent/JP3122170B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270496A (ja) * | 1997-03-27 | 1998-10-09 | Hitachi Ltd | 電子装置、情報処理装置、半導体装置並びに半導体チップの実装方法 |
| WO2010007879A1 (ja) * | 2008-07-16 | 2010-01-21 | シャープ株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP2010027717A (ja) * | 2008-07-16 | 2010-02-04 | Sharp Corp | 半導体装置の製造方法及び半導体装置 |
| US20150342054A1 (en) * | 2014-05-26 | 2015-11-26 | Samsung Electro-Mechanics Co., Ltd. | Embedded coreless substrate and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3122170B2 (ja) | 2001-01-09 |
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Legal Events
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|---|---|---|---|
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