JPH053750B2 - - Google Patents
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- JPH053750B2 JPH053750B2 JP60008734A JP873485A JPH053750B2 JP H053750 B2 JPH053750 B2 JP H053750B2 JP 60008734 A JP60008734 A JP 60008734A JP 873485 A JP873485 A JP 873485A JP H053750 B2 JPH053750 B2 JP H053750B2
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- Japan
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- melting point
- source
- gate electrode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、MIS型半導体装置の製造方法に関
し、詳しくはゲート電極やソース、ドレイン領域
の形成工程を改良したMIS型半導体装置の製造方
法に係わる。
し、詳しくはゲート電極やソース、ドレイン領域
の形成工程を改良したMIS型半導体装置の製造方
法に係わる。
従来、MIS型半導体装置、例えばｎチヤンネル
MOSトランジスタは以下に説明する第３図ａ〜
ｃの方法により製造されている。
MOSトランジスタは以下に説明する第３図ａ〜
ｃの方法により製造されている。
まず、（100）の面方位を有するｐ型シリコン基
板１表面にp-型のフイールド反転防止層２及び
該反転層２上にフイールド酸化膜を形成する（第
３図ａ図示）。
板１表面にp-型のフイールド反転防止層２及び
該反転層２上にフイールド酸化膜を形成する（第
３図ａ図示）。
次いで、熱酸化処理を施してフイールド酸化膜
３で分離された島状の基板１領域（素子領域）表
面に100〜500Åのゲート酸化膜４を形成する。つ
づいて、全面に多結晶シリコン膜を堆積し、該多
結晶シリコン膜にPOCl3の雰囲気中でリン拡散等
を施して低抵抗のｎ型多結晶シリコン膜とした
後、該多結晶シリコン膜をフオトエツチング技術
によりパターニングしてゲート電極５を形成す
る。ひきつづき、前記フイールド酸化膜３及びゲ
ート電極５をマスクとしてｎ型不純物、例えば砒
素を基板１にイオン注入し、活性化してn+型の
ソース、ドレイン領域６，７を形成する（同図ｂ
図示）。この後、全面にCVD−SiO2膜８を堆積
し、フオトエツチング技術によりソース、ドレイ
ン領域６，７の一部に対応するCVD−SiO2膜８
にコンタクトホール９を開孔した後、全面にAl
膜の蒸着、パターニングにより前記ソース、ドレ
イン領域６，７とコンタクトホール９を通して接
続されたAl配線１０，１１を形成してｎチヤン
ネルMOSトランジスタを製造する（同図ｃ図
示）。
３で分離された島状の基板１領域（素子領域）表
面に100〜500Åのゲート酸化膜４を形成する。つ
づいて、全面に多結晶シリコン膜を堆積し、該多
結晶シリコン膜にPOCl3の雰囲気中でリン拡散等
を施して低抵抗のｎ型多結晶シリコン膜とした
後、該多結晶シリコン膜をフオトエツチング技術
によりパターニングしてゲート電極５を形成す
る。ひきつづき、前記フイールド酸化膜３及びゲ
ート電極５をマスクとしてｎ型不純物、例えば砒
素を基板１にイオン注入し、活性化してn+型の
ソース、ドレイン領域６，７を形成する（同図ｂ
図示）。この後、全面にCVD−SiO2膜８を堆積
し、フオトエツチング技術によりソース、ドレイ
ン領域６，７の一部に対応するCVD−SiO2膜８
にコンタクトホール９を開孔した後、全面にAl
膜の蒸着、パターニングにより前記ソース、ドレ
イン領域６，７とコンタクトホール９を通して接
続されたAl配線１０，１１を形成してｎチヤン
ネルMOSトランジスタを製造する（同図ｃ図
示）。
ところで、上述したMOSトランジスタの製造
において、ゲート電極５の電極材料としてはゲー
ト電極５をマスクとして自己整合的にソース、ド
レイン領域６，７を形成できると共に、高温の熱
処理に耐え得る多結晶シリコンが使用されてい
る。しかしながら、多結晶シリコンは高濃度の不
純物をドープしても比抵抗が10-3Ω・cm程度しか
下がらず、微細な素子では高速化が阻害される。
また、素子の集積度が上がるに伴なつてソース、
ドレイン領域の接合深さが浅くなり、この浅い接
合によりソース、ドレイン領域の抵抗が高くな
る。その結果、トランジスタの寄生抵抗が増大
し、トランジスタ特性に悪影響を与えるという問
題がある。
において、ゲート電極５の電極材料としてはゲー
ト電極５をマスクとして自己整合的にソース、ド
レイン領域６，７を形成できると共に、高温の熱
処理に耐え得る多結晶シリコンが使用されてい
る。しかしながら、多結晶シリコンは高濃度の不
純物をドープしても比抵抗が10-3Ω・cm程度しか
下がらず、微細な素子では高速化が阻害される。
また、素子の集積度が上がるに伴なつてソース、
ドレイン領域の接合深さが浅くなり、この浅い接
合によりソース、ドレイン領域の抵抗が高くな
る。その結果、トランジスタの寄生抵抗が増大
し、トランジスタ特性に悪影響を与えるという問
題がある。
このようなことから、多結晶シリコンの代わり
に金属珪化物を使用するか、又は多結晶シリコン
上に形成された金属珪化物が使用されている。ま
た、ソース、ドレイン領域上に金属珪化物を形成
することも行われている。金属珪化物としては、
Ti、Mo、Ｗ、Ta、Pt等が使用されており、特
にTiの珪化物は低抵抗であるため有用である。
ゲート電極、ソース、ドレイン領域上への金属珪
化物の形成方法としては、特開昭57−99775号公
報に開示されているように多結晶シリコンからな
るゲート電極、ソース、ドレイン領域を露出さ
せ、その他の部分をSiO2等の絶縁膜で覆い、半
導体基板全面に金属を堆積した後、所定の温度で
熱処理を行ない、ゲート電極及びソース、ドレイ
ン領域上のみで金属珪化物形成反応を起こさせ、
しかる後未反応の金属を選択的にエツング除去す
ることにより、ゲート電極及びソース、ドレイン
領域上に金属珪化物を形成する。しかしながら、
かかる方法を金属としてTiを使用した場合、次
のような問題が生じる。
に金属珪化物を使用するか、又は多結晶シリコン
上に形成された金属珪化物が使用されている。ま
た、ソース、ドレイン領域上に金属珪化物を形成
することも行われている。金属珪化物としては、
Ti、Mo、Ｗ、Ta、Pt等が使用されており、特
にTiの珪化物は低抵抗であるため有用である。
ゲート電極、ソース、ドレイン領域上への金属珪
化物の形成方法としては、特開昭57−99775号公
報に開示されているように多結晶シリコンからな
るゲート電極、ソース、ドレイン領域を露出さ
せ、その他の部分をSiO2等の絶縁膜で覆い、半
導体基板全面に金属を堆積した後、所定の温度で
熱処理を行ない、ゲート電極及びソース、ドレイ
ン領域上のみで金属珪化物形成反応を起こさせ、
しかる後未反応の金属を選択的にエツング除去す
ることにより、ゲート電極及びソース、ドレイン
領域上に金属珪化物を形成する。しかしながら、
かかる方法を金属としてTiを使用した場合、次
のような問題が生じる。
通常、金属珪化物が形成する方法としては、生
産性を考慮して不活性ガス中での熱処理が採用さ
れる。Tiはガス精製装置のゲツタ材として使用
されていることからもわかるように反応性が高い
物質であるため、酸素と反応して容易に酸化物を
形成する。従つて、第４図に示すような通常の拡
散炉を用いてTi膜を堆積した半導体基板の熱処
理を行なうと、拡散炉中にリークされた酸素によ
つてTi膜が酸化物となり、Ti珪化物を制御性よ
く形成することが困難であつた。その結果、形成
されたTi珪化物層の面抵抗も数Ω／□から数
kΩ／□とばらつき、LSIを高歩留りで製造でき
ないという問題があつた。
産性を考慮して不活性ガス中での熱処理が採用さ
れる。Tiはガス精製装置のゲツタ材として使用
されていることからもわかるように反応性が高い
物質であるため、酸素と反応して容易に酸化物を
形成する。従つて、第４図に示すような通常の拡
散炉を用いてTi膜を堆積した半導体基板の熱処
理を行なうと、拡散炉中にリークされた酸素によ
つてTi膜が酸化物となり、Ti珪化物を制御性よ
く形成することが困難であつた。その結果、形成
されたTi珪化物層の面抵抗も数Ω／□から数
kΩ／□とばらつき、LSIを高歩留りで製造でき
ないという問題があつた。
本発明は、熱処理雰囲気中に酸素が存在してい
ても簡単な工程によりゲート電極上等に金属珪化
物層を制御性よく形成し得るMIS型半導体装置の
方法を提供しようとするものである。
ても簡単な工程によりゲート電極上等に金属珪化
物層を制御性よく形成し得るMIS型半導体装置の
方法を提供しようとするものである。
本発明は、第１導電型の半導体層の表面に互い
に電気的に分離して設けられた第２導電型のソー
ス、ドレイン領域と、これらの領域間のチヤンネ
ル領域を少なくとも含む前記半導体層表面にゲー
ト絶縁膜を介して設けられた多結晶シリコンから
なるゲート電極と、該電極を含む全面に堆積され
た層間絶縁膜とを有する構造のMIS型半導体装置
の製造において、前記ソース、ドレイン領域及び
ゲート電極並びに前記層間絶縁膜上に形成された
多結晶シリコンからなる配線のうちから選ばれる
少なくとも１つの表面に高融点金属膜を堆積する
工程と、該金属膜上に珪素酸化物膜又は珪素窒化
物膜を堆積する工程と、前記半導体層を熱処理す
る工程とを具備したことを特徴とするものであ
る。かかる本発明によれば、高融点金属の堆積
後、保護膜として作用する珪素酸化物又は珪素窒
化物を堆積し、熱処理を施すことによつて、高融
点金属膜が酸化されることなく、高融点金属珪化
物形成反応を行なうことができるため、膜厚が一
定し、抵抗値のばらつきのない高融点金属珪化物
を制御性よく形成できると共に、高融点金属珪化
物の形成後においての珪素酸化物等の除去も容易
にできる。
に電気的に分離して設けられた第２導電型のソー
ス、ドレイン領域と、これらの領域間のチヤンネ
ル領域を少なくとも含む前記半導体層表面にゲー
ト絶縁膜を介して設けられた多結晶シリコンから
なるゲート電極と、該電極を含む全面に堆積され
た層間絶縁膜とを有する構造のMIS型半導体装置
の製造において、前記ソース、ドレイン領域及び
ゲート電極並びに前記層間絶縁膜上に形成された
多結晶シリコンからなる配線のうちから選ばれる
少なくとも１つの表面に高融点金属膜を堆積する
工程と、該金属膜上に珪素酸化物膜又は珪素窒化
物膜を堆積する工程と、前記半導体層を熱処理す
る工程とを具備したことを特徴とするものであ
る。かかる本発明によれば、高融点金属の堆積
後、保護膜として作用する珪素酸化物又は珪素窒
化物を堆積し、熱処理を施すことによつて、高融
点金属膜が酸化されることなく、高融点金属珪化
物形成反応を行なうことができるため、膜厚が一
定し、抵抗値のばらつきのない高融点金属珪化物
を制御性よく形成できると共に、高融点金属珪化
物の形成後においての珪素酸化物等の除去も容易
にできる。
上記第１導電型の半導体層とは、第１導電型の
半導体基板、又は半導体基板上に形成された第１
導電型の半導体層を意味するものである。
半導体基板、又は半導体基板上に形成された第１
導電型の半導体層を意味するものである。
上記高融点金属としては、例えばTi、Mo、
Ｗ、Ta、Nb、Pt等を挙げることができる。
Ｗ、Ta、Nb、Pt等を挙げることができる。
以下、本発明をｎチヤンネルMOSトランジス
タの製造に適用した例について第１図ａ〜ｅを参
照して説明する。
タの製造に適用した例について第１図ａ〜ｅを参
照して説明する。
まず、（100）の面方位を有するｐ型シリコン基
板２１表面にp-型のフイールド反転防止層２２
及び該反転層２２上にフイールド酸化膜２３を形
成した（第１図ａ図示）。つづいて、熱酸化処理
を施してフイールド酸化膜２３で分離された島状
の基板２１領域（素子領域）表面に100〜500Åの
熱酸化膜２４を形成した。ひきつづき、全面に多
結晶シリコン膜を堆積し、該多結晶シリコン膜に
POCl3の雰囲気中でリン拡散等を施して低抵抗の
ｎ型多結晶シリコン膜とした後、該多結晶シリコ
ン膜をフオトエツチング技術によりパターニング
してゲート電極２５を形成した。しかる後、前記
フイールド酸化膜２３及びゲート電極２５をマス
クとしてｎ型不純物、例えば砒素を基板２１にイ
オン注入し、活性化してn+型のソース、ドレイ
ン領域２６，２７を形成した（同図ｂ図示）。
板２１表面にp-型のフイールド反転防止層２２
及び該反転層２２上にフイールド酸化膜２３を形
成した（第１図ａ図示）。つづいて、熱酸化処理
を施してフイールド酸化膜２３で分離された島状
の基板２１領域（素子領域）表面に100〜500Åの
熱酸化膜２４を形成した。ひきつづき、全面に多
結晶シリコン膜を堆積し、該多結晶シリコン膜に
POCl3の雰囲気中でリン拡散等を施して低抵抗の
ｎ型多結晶シリコン膜とした後、該多結晶シリコ
ン膜をフオトエツチング技術によりパターニング
してゲート電極２５を形成した。しかる後、前記
フイールド酸化膜２３及びゲート電極２５をマス
クとしてｎ型不純物、例えば砒素を基板２１にイ
オン注入し、活性化してn+型のソース、ドレイ
ン領域２６，２７を形成した（同図ｂ図示）。
次いで、全面にCVD法によりSiO2膜を堆積し、
反応性イオンエツチング法によつてSiO2膜の膜
厚程度の全面エツングしてゲート電極２５側面に
SiO2の壁体２８を残存させた後、熱酸化膜２４
を選択的にエツチングしてゲート酸化膜２９を形
成すると共に、ソース、ドレイン領域２６，２７
を露出させた（同図ｃ図示）。つづいて、全面に
スパツタリング法により厚さ500〜600ÅのTi（チ
タン）膜３０を堆積した後、基板２１を300程度
に加熱しながら、全面にプラズマCVD法により
SiO2膜３１を堆積した（同図ｄ図示）。
反応性イオンエツチング法によつてSiO2膜の膜
厚程度の全面エツングしてゲート電極２５側面に
SiO2の壁体２８を残存させた後、熱酸化膜２４
を選択的にエツチングしてゲート酸化膜２９を形
成すると共に、ソース、ドレイン領域２６，２７
を露出させた（同図ｃ図示）。つづいて、全面に
スパツタリング法により厚さ500〜600ÅのTi（チ
タン）膜３０を堆積した後、基板２１を300程度
に加熱しながら、全面にプラズマCVD法により
SiO2膜３１を堆積した（同図ｄ図示）。
次いで、通常の拡散炉を用いて窒素雰囲気下で
800℃、30分間の熱処理を行なつた。この時、チ
タン膜３０とゲート電極２５の多結晶シリコン及
びソース、ドレイン領域２６，２７のシリコンと
が反応してチタン珪化物層３２1〜３２3が形成さ
れた。つづいて、アンモニア、過酸化水素水及び
水との混合液により未反応のチタン膜３０を除去
し、全面に層間絶縁膜としてのCVD−SiO2膜３
３を堆積した。ひきつづき、フオトエツチング技
術によりソース、ドレイン領域２６，２７の一部
に対応するCVD−SiO2膜３４にコンタクトホー
ル３４を開孔した後、全面にAl膜の蒸着、パタ
ーニングにより前記ソース、ドレイン領域２６，
２７とコンタクトホール３４を通して接続された
Al配線３５，３６を形成してｎチヤンネルMOT
トランジスタを製造する（同図ｅ図示）。
800℃、30分間の熱処理を行なつた。この時、チ
タン膜３０とゲート電極２５の多結晶シリコン及
びソース、ドレイン領域２６，２７のシリコンと
が反応してチタン珪化物層３２1〜３２3が形成さ
れた。つづいて、アンモニア、過酸化水素水及び
水との混合液により未反応のチタン膜３０を除去
し、全面に層間絶縁膜としてのCVD−SiO2膜３
３を堆積した。ひきつづき、フオトエツチング技
術によりソース、ドレイン領域２６，２７の一部
に対応するCVD−SiO2膜３４にコンタクトホー
ル３４を開孔した後、全面にAl膜の蒸着、パタ
ーニングにより前記ソース、ドレイン領域２６，
２７とコンタクトホール３４を通して接続された
Al配線３５，３６を形成してｎチヤンネルMOT
トランジスタを製造する（同図ｅ図示）。
しかして、本実施例のMOSトランジスタにお
けるゲート電極２５及びソース、ドレイン領域２
６，２７上に形成されたチタン珪化物層３２1〜
３２3の面抵抗が測定したところ、約1Ω／□であ
つた。このため、厚さ4000Åの多結晶シリコンの
ゲート電極等の面抵抗が〜20Ω／□であることか
ら、一桁以上の面抵抗を下げることができ、トラ
ンジスタの高速化を達成することができる。
けるゲート電極２５及びソース、ドレイン領域２
６，２７上に形成されたチタン珪化物層３２1〜
３２3の面抵抗が測定したところ、約1Ω／□であ
つた。このため、厚さ4000Åの多結晶シリコンの
ゲート電極等の面抵抗が〜20Ω／□であることか
ら、一桁以上の面抵抗を下げることができ、トラ
ンジスタの高速化を達成することができる。
また、SiO2膜の保護膜を堆積した場合と、堆
積しない場合でのチタン膜の熱処理により形成さ
れたチタン珪化物層の面抵抗の変化を調べたとこ
ろ、第２図に示す特性を得た。なお、第２図中の
ＡはSiO2膜の保護膜を堆積した場合のチタン珪
化物層の抵抗変化特性線を、Ｂは保護膜を堆積し
ない場合のチタン珪化物層の抵抗変化特性線を、
夫々に示す。この第２図より明かなように保護膜
を堆積した状態で熱処理を行なうことによつて、
チタン珪化物層の面抵抗のばらつきを著しく抑制
できる。
積しない場合でのチタン膜の熱処理により形成さ
れたチタン珪化物層の面抵抗の変化を調べたとこ
ろ、第２図に示す特性を得た。なお、第２図中の
ＡはSiO2膜の保護膜を堆積した場合のチタン珪
化物層の抵抗変化特性線を、Ｂは保護膜を堆積し
ない場合のチタン珪化物層の抵抗変化特性線を、
夫々に示す。この第２図より明かなように保護膜
を堆積した状態で熱処理を行なうことによつて、
チタン珪化物層の面抵抗のばらつきを著しく抑制
できる。
なお、上記実施例では高融点金属膜上に珪素酸
化物膜であるSiO2膜を堆積して熱処理を行なつ
たが、SiO2膜に代えて珪素窒化物膜（SiN）を高
融点金属膜上に堆積して熱処理を施しても、実施
例と同様な効果を達成できる。
化物膜であるSiO2膜を堆積して熱処理を行なつ
たが、SiO2膜に代えて珪素窒化物膜（SiN）を高
融点金属膜上に堆積して熱処理を施しても、実施
例と同様な効果を達成できる。
上記実施例では、ゲート電極及びソース、ドレ
イン領域への高融点金属珪化物層の形成について
説明したが、ゲート電極やソース、ドレイン領域
のみへの高融点金属珪化物層の形成、又は層間絶
縁膜上の多結晶シリコンからなる配線への高融点
金属珪化物層の形成等にも同様に適用できる。
イン領域への高融点金属珪化物層の形成について
説明したが、ゲート電極やソース、ドレイン領域
のみへの高融点金属珪化物層の形成、又は層間絶
縁膜上の多結晶シリコンからなる配線への高融点
金属珪化物層の形成等にも同様に適用できる。
上記実施例では、ｎチヤンネルMOSトランジ
スタの製造を例にして説明したが、ｐチヤンネル
MOSトランジスタやCMOSトランジスタ、その
他二重ゲート電極構造を有するメモリ等の製造に
も同様に適用できる。
スタの製造を例にして説明したが、ｐチヤンネル
MOSトランジスタやCMOSトランジスタ、その
他二重ゲート電極構造を有するメモリ等の製造に
も同様に適用できる。
以上詳述した如く、本発明によれば熱処理雰囲
気中に酸素が存在していても簡単な工程によりゲ
ート電極上等に金属珪化物層を制御性よく形成で
き、ひいては高速動作が可能なMIS型半導体装置
を高歩留りで製造し得る方法を提供できる。
気中に酸素が存在していても簡単な工程によりゲ
ート電極上等に金属珪化物層を制御性よく形成で
き、ひいては高速動作が可能なMIS型半導体装置
を高歩留りで製造し得る方法を提供できる。
第１図ａ〜ｅは本発明の実施例におけるｎチヤ
ンネルMOSトランジスタの製造工程を示す断面
図、第２図はSiO2膜の保護膜を堆積した場合と、
堆積しない場合でのチタン膜の熱処理により形成
されたチタン珪化物層の面抵抗の変化を示す特性
図、第３図ａ〜ｃは従来方法によるｎチヤンネル
MOSトランジスタの製造工程を示す断面図、第
４図は通常の熱処理炉を示す概略図である。 ２１……ｐ型シリコン基板、２３……フイール
ド酸化膜、２５……多結晶シリコンからなるゲー
ト電極、２６……n+型ソース領域、２７……n+
型ドレイン領域、２８……SiO2の壁体、２９…
…ゲート酸化膜、３０……Ti（チタン）膜、３１
……SiO2膜、３２1〜３２3……チタン珪化物層、
３５，３６……Al配線。
ンネルMOSトランジスタの製造工程を示す断面
図、第２図はSiO2膜の保護膜を堆積した場合と、
堆積しない場合でのチタン膜の熱処理により形成
されたチタン珪化物層の面抵抗の変化を示す特性
図、第３図ａ〜ｃは従来方法によるｎチヤンネル
MOSトランジスタの製造工程を示す断面図、第
４図は通常の熱処理炉を示す概略図である。 ２１……ｐ型シリコン基板、２３……フイール
ド酸化膜、２５……多結晶シリコンからなるゲー
ト電極、２６……n+型ソース領域、２７……n+
型ドレイン領域、２８……SiO2の壁体、２９…
…ゲート酸化膜、３０……Ti（チタン）膜、３１
……SiO2膜、３２1〜３２3……チタン珪化物層、
３５，３６……Al配線。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体層の表面に互いに電気的
に分離して設けられた第２導電型のソース、ドレ
イン領域と、これら領域間のチヤンネル領域を少
なくとも含む前記半導体層表面にゲート絶縁膜を
介して設けられた多結晶シリコンからなるゲート
電極と、該電極を含む全面に堆積された層間絶縁
膜とを有する構造のMIS型半導体装置の製造にお
いて、前記ソース、ドレイン領域及びゲート電極
並びに前記層間絶縁膜上に形成された多結晶シリ
コンからなる配線のうちから選ばれる少なくとも
１つの表面に高融点金属膜を堆積する工程と、該
金属膜上に珪素酸化物膜又は珪素窒化物膜を堆積
する工程と、前記半導体層を熱処理して、前記高
融点金属膜と前記シリコンとを反応させ、高融点
金属珪化物を形成する工程とを具備したことを特
徴とするMIS型半導体装置の製造方法。 ２ 第１導電型の半導体層が第１導電型の半導体
基板であることを特徴とする特許請求の範囲第１
項記載のMIS型半導体装置の製造方法。 ３ 第１導電型の半導体層が半導体基板上に形成
されたものであることを特徴とする特許請求の範
囲第１項記載のMIS型半導体装置の製造方法。 ４ 高融点金属がTi、Mo、Ｗ、Ta、Nb、Ptの
いずれかであるることを特徴とする特許請求の範
囲第１項記載のMIS型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60008734A JPS61168266A (ja) | 1985-01-21 | 1985-01-21 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60008734A JPS61168266A (ja) | 1985-01-21 | 1985-01-21 | Ｍｉｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61168266A JPS61168266A (ja) | 1986-07-29 |
| JPH053750B2 true JPH053750B2 (ja) | 1993-01-18 |
Family
ID=11701179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60008734A Granted JPS61168266A (ja) | 1985-01-21 | 1985-01-21 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61168266A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4690730A (en) * | 1986-03-07 | 1987-09-01 | Texas Instruments Incorporated | Oxide-capped titanium silicide formation |
| JPH01298765A (ja) * | 1988-05-27 | 1989-12-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US9147779B2 (en) * | 2013-05-01 | 2015-09-29 | The Boeing Company | Solar cell by-pass diode with improved metal contacts |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2139419A (en) * | 1983-05-05 | 1984-11-07 | Standard Telephones Cables Ltd | Semiconductor devices |
-
1985
- 1985-01-21 JP JP60008734A patent/JPS61168266A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61168266A (ja) | 1986-07-29 |
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