JPS6180862A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6180862A JPS6180862A JP59202709A JP20270984A JPS6180862A JP S6180862 A JPS6180862 A JP S6180862A JP 59202709 A JP59202709 A JP 59202709A JP 20270984 A JP20270984 A JP 20270984A JP S6180862 A JPS6180862 A JP S6180862A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
- H10D64/0113—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors the conductive layers comprising highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技（付分野〕
本発明は、半導体装置の製造方法に関し、特にＭＩＳ型
半導体装置のソース、ドレイン領域と多結晶シリコンか
らなる配線との接続工程を改良した方法に係わる。
半導体装置のソース、ドレイン領域と多結晶シリコンか
らなる配線との接続工程を改良した方法に係わる。
最近、半導体装置の高集積化の目的から多層配線技術が
多く採用され、それに伴ってソース、ドレイン領域と接
続する配線を多結晶シリコンにより形成したＭ ＯＳ型
半導体装置が開発されている。
多く採用され、それに伴ってソース、ドレイン領域と接
続する配線を多結晶シリコンにより形成したＭ ＯＳ型
半導体装置が開発されている。
こうした半導体装置（例えばｎチャンネルＭＯ８型半導
体装置）は、従来、次のような方法によって製造されて
いる。
体装置）は、従来、次のような方法によって製造されて
いる。
まず、ｐ型シリコン基板の主面に素子分離領域としての
フィールド酸化膜を形成した後、熱酸化処理を施してフ
ィールド酸化膜で分離された基板の島領域にゲート醒化
膜を形成する。つづいて、全面にゲート電極材料膜であ
る多結晶シリコン膜を堆積した後、該多結晶シリコン膜
をパターニングしてゲート電極を形成する。ひきつづき
、前記フールド酸化膜及びゲート電極をマスクとしてｎ
型不純物、例えばリンを基板の島領域にイオン注入し、
活性化してｎ＋型のソース、ドレイン領域を形成する。
フィールド酸化膜を形成した後、熱酸化処理を施してフ
ィールド酸化膜で分離された基板の島領域にゲート醒化
膜を形成する。つづいて、全面にゲート電極材料膜であ
る多結晶シリコン膜を堆積した後、該多結晶シリコン膜
をパターニングしてゲート電極を形成する。ひきつづき
、前記フールド酸化膜及びゲート電極をマスクとしてｎ
型不純物、例えばリンを基板の島領域にイオン注入し、
活性化してｎ＋型のソース、ドレイン領域を形成する。
更に、全面に層間絶縁膜であるＣｖＤ−３ｉ０２１Ａを
堆積し、前記ソース、ドレイン領域に対応するＣＶＤ−
５ｉ０２膜にコンタクトホールを開口した後、全面に多
結晶シリコン膜を堆積する。次いで、多結晶シリコン膜
にリンの拡散又はイオン注入を行なった後、９５０℃以
上の熱処理を施してコンタクトホール内のｎ＋型ソース
・ドレイン領域と多結晶シリ０ンとの界面に生
１成された自然酸化膜を熱的に破壊してそれらをオーミ
ック接続する。この後、該多結晶シリコン膜をパターニ
ングしてソース、ドレインの配線を形成する。
堆積し、前記ソース、ドレイン領域に対応するＣＶＤ−
５ｉ０２膜にコンタクトホールを開口した後、全面に多
結晶シリコン膜を堆積する。次いで、多結晶シリコン膜
にリンの拡散又はイオン注入を行なった後、９５０℃以
上の熱処理を施してコンタクトホール内のｎ＋型ソース
・ドレイン領域と多結晶シリ０ンとの界面に生
１成された自然酸化膜を熱的に破壊してそれらをオーミ
ック接続する。この後、該多結晶シリコン膜をパターニ
ングしてソース、ドレインの配線を形成する。
ところで、Ｍ ＯＳ型半導体装置においては、集積度を
向上する目的でソース、ドレイン領域がシャロー化され
、これに伴ってソース、ドレイン領域の形成時の活性化
のための熱処理湿度が低温側に抑えられる傾向にある。
向上する目的でソース、ドレイン領域がシャロー化され
、これに伴ってソース、ドレイン領域の形成時の活性化
のための熱処理湿度が低温側に抑えられる傾向にある。
このため、従来のような高温熱処理の適用は困難となり
、その結果ソース、ドレインｉＩ［と多結晶シリコンと
の界面に生成された自然ａ化膜を充分に破壊できなくな
り、それら領域と多結晶シリコンからなる配線との間か
非抵抗接触となる。
、その結果ソース、ドレインｉＩ［と多結晶シリコンと
の界面に生成された自然ａ化膜を充分に破壊できなくな
り、それら領域と多結晶シリコンからなる配線との間か
非抵抗接触となる。
本発明は、シャロー化に伴う低（品プロセスを適用した
場合でもソース、トレイン領域と多結晶シリコンからな
る配線とを良好にオーミック接続し得る高集積度で高速
動作が可能な半導体装置の製造方法を提供しようとする
ものである。
場合でもソース、トレイン領域と多結晶シリコンからな
る配線とを良好にオーミック接続し得る高集積度で高速
動作が可能な半導体装置の製造方法を提供しようとする
ものである。
（発明の概要〕
本発明は、第１導電型の半導体基板主面に素子分離領域
を選択的に形成する工程と、この素子分離領域で分離さ
れた基板の島領域にゲート絶縁膜を介して多結晶シリコ
ンからなるゲート電極を形成する工程と、前記素子分離
ｖＡ域及びゲート電ｔｆｆｉをマスクとして第２導電型
の不純物を前記島領域にドーピングして第２導電型のソ
ース、ドレイン領域形成する工程と、このゲート電極を
含む全面に層間絶縁膜を形成する工程と、前記ソース、
ドレイン領域に対応する前記層間絶縁膜にコンタクトホ
ールを開口する工程と、前記層間絶縁膜上に薄い第１の
多結晶シリコン層を堆積し、不純物を少なくとも前記コ
ンタクトホール内の多結晶シリコン層部分を通して基板
表面にイオン注入して基板と多結晶シリコン層の界面の
自然酸化膜を劣化乃至破壊する工程と、全面に第２の多
結晶シリコン層を堆積した後、前記第１及び第２の多結
晶シリコン層をパターニングしてソース、ドレインの配
線を形成する工程とを具備したことを待機とするもので
ある。かかる本発明方法によれば、既述の如くシャロー
化に伴う低温プロセスを適用した場合でもソース、ドレ
イン領域と多結晶シリコンからなる配線とを良好にオー
ミック接続できる。
を選択的に形成する工程と、この素子分離領域で分離さ
れた基板の島領域にゲート絶縁膜を介して多結晶シリコ
ンからなるゲート電極を形成する工程と、前記素子分離
ｖＡ域及びゲート電ｔｆｆｉをマスクとして第２導電型
の不純物を前記島領域にドーピングして第２導電型のソ
ース、ドレイン領域形成する工程と、このゲート電極を
含む全面に層間絶縁膜を形成する工程と、前記ソース、
ドレイン領域に対応する前記層間絶縁膜にコンタクトホ
ールを開口する工程と、前記層間絶縁膜上に薄い第１の
多結晶シリコン層を堆積し、不純物を少なくとも前記コ
ンタクトホール内の多結晶シリコン層部分を通して基板
表面にイオン注入して基板と多結晶シリコン層の界面の
自然酸化膜を劣化乃至破壊する工程と、全面に第２の多
結晶シリコン層を堆積した後、前記第１及び第２の多結
晶シリコン層をパターニングしてソース、ドレインの配
線を形成する工程とを具備したことを待機とするもので
ある。かかる本発明方法によれば、既述の如くシャロー
化に伴う低温プロセスを適用した場合でもソース、ドレ
イン領域と多結晶シリコンからなる配線とを良好にオー
ミック接続できる。
しかも、前記イオン注入に際して低い加速電圧で第１の
多結晶シリコン層とソース、ドレイン領域との界面の自
然酸化膜を破壊して良好なオーミック接続を実現できる
と共に、ソース、ドレイン領域を所期目的の浅い接合深
さにでき、かつ接合リークを防止できる。従って、高集
積度で高速動作が可能な半導体装置を得ることができる
。
多結晶シリコン層とソース、ドレイン領域との界面の自
然酸化膜を破壊して良好なオーミック接続を実現できる
と共に、ソース、ドレイン領域を所期目的の浅い接合深
さにでき、かつ接合リークを防止できる。従って、高集
積度で高速動作が可能な半導体装置を得ることができる
。
上記第１の多結晶シリコン層の厚さは、１００〜１００
０人の範囲にすることが望ましい。この理由は、その厚
さを１００人未満にすると、ソース、ドレイン領域との
良好なオーミック接続を実現することが困難となる。一
方、該多結晶シリコン層の厚さがｉ ｏｏｏ人を越える
と、イオンを高加速電圧でイオン注入し１ｑる高価なイ
オン注入装置を必要とするばかりか、不純物が導電性を
与えるリンやボロン等の場合、イオン注入した不純物の
２度プロファイルが浅いソース、ドレイン領域の接合に
まで伸び、該ソース、トレイン領域の接合深さが所期目
的の深さより深くなり、素子の微細化を妨げたり、或い
は不純物が４電性を付与しないＡｒ等を使用した場合、
浅いソース、ドレイン領域の接合への欠陥の導入等によ
り接合リークを招く恐れが生じる。また、第２の多結晶
シリコン層の厚さは、第１の多結晶シリコン層との総和
が２００ＱÅ以上になるよう設定すればよい。
０人の範囲にすることが望ましい。この理由は、その厚
さを１００人未満にすると、ソース、ドレイン領域との
良好なオーミック接続を実現することが困難となる。一
方、該多結晶シリコン層の厚さがｉ ｏｏｏ人を越える
と、イオンを高加速電圧でイオン注入し１ｑる高価なイ
オン注入装置を必要とするばかりか、不純物が導電性を
与えるリンやボロン等の場合、イオン注入した不純物の
２度プロファイルが浅いソース、ドレイン領域の接合に
まで伸び、該ソース、トレイン領域の接合深さが所期目
的の深さより深くなり、素子の微細化を妨げたり、或い
は不純物が４電性を付与しないＡｒ等を使用した場合、
浅いソース、ドレイン領域の接合への欠陥の導入等によ
り接合リークを招く恐れが生じる。また、第２の多結晶
シリコン層の厚さは、第１の多結晶シリコン層との総和
が２００ＱÅ以上になるよう設定すればよい。
上記不純物としては、例えばＰ、Ａｓ、Ｂ、ＢＦ２ 、
Ｓ ｉ及びＡｒの少なくとも１種を使用できる。特に
、導電性を与えない３ｉやＡｒはｎ＋型及びｐ“型の両
方のソース、ドレイン領域と多結晶シリコンとのオーミ
ック接続に適用できる。
Ｓ ｉ及びＡｒの少なくとも１種を使用できる。特に
、導電性を与えない３ｉやＡｒはｎ＋型及びｐ“型の両
方のソース、ドレイン領域と多結晶シリコンとのオーミ
ック接続に適用できる。
上記不純物をソース、ドレイン領域と第１の多結晶シリ
コン層との界面にイオン注入する際には、ソース、ドレ
イン領域と多結晶シリコンとの間に生成された自然酸化
膜を破壊して良好なオーミック接続を達成する観点から
、前記界面における不純物のイオン注入量がｌＸ１０１
・６ｍ“・〜１×１ １×１０１７ｏｎ”の範囲
に設定することが望ましい。
コン層との界面にイオン注入する際には、ソース、ドレ
イン領域と多結晶シリコンとの間に生成された自然酸化
膜を破壊して良好なオーミック接続を達成する観点から
、前記界面における不純物のイオン注入量がｌＸ１０１
・６ｍ“・〜１×１ １×１０１７ｏｎ”の範囲
に設定することが望ましい。
なお、不純物のイオン注入後に前記自然酸化膜をより確
実に破壊し、低抵抗化するために、９５０′Ｃ以下の温
度で熱処理を施してもよい。
実に破壊し、低抵抗化するために、９５０′Ｃ以下の温
度で熱処理を施してもよい。
また、上記第１及び第２の多結晶シリコン層をパターニ
ングする前に、配線の低抵抗化を目的として該第２の多
結晶シリコン苦土に金属や金属シリサイドの膜を被覆し
てもよい。かかる金属としては、例えばモリブデン、タ
ングステン、チタン、タンタル、白金等を、金属シリサ
イドとしては、洞えばモリブデンシリサイド、タングス
テンシリサイド、チタンシリサイド、タンタルシリサイ
ド、白金シリサイド等を夫々挙げることができる。
ングする前に、配線の低抵抗化を目的として該第２の多
結晶シリコン苦土に金属や金属シリサイドの膜を被覆し
てもよい。かかる金属としては、例えばモリブデン、タ
ングステン、チタン、タンタル、白金等を、金属シリサ
イドとしては、洞えばモリブデンシリサイド、タングス
テンシリサイド、チタンシリサイド、タンタルシリサイ
ド、白金シリサイド等を夫々挙げることができる。
以下、本発明の実施例を第１図（ａ）〜（ｇ）を参照し
て詳細に説明する。
て詳細に説明する。
まず、比抵抗１〜１０Ω” ｃｍ、面方位（１００）の
ρ型シリコン基ｉ反１の主面にボロンのイオン注入技術
及び選択醇化技術により素子分離領域としての厚さ４０
００人のフィールド配化膜２及び該フィールド酸化ｔ＋
！Ｊ ２下の基板表面のｐ型反転防止唐３を夫々形成し
たく第１図（ａ）図示）。っづいて、ドライ酸素雰囲気
中て熱酸化処理を施してフィールド酸化膜２で分離され
た基板１の島領域表面に厚さ２５０人のゲート酸化膜４
を成長させた後、全面に厚さ３５００人の多結晶シリコ
ン膜を堆積し、ＰＯＣ２３の雰囲気下で多結晶シリコン
膜にリン拡散を行ない該多結晶シリコン膜を低抵抗化さ
せ、更にフＡットエッチング技術により多結晶シリコン
膜をパターニングしてゲート電極５を形成した。この後
、フィールド酸化膜２及びゲート電極５をマスクとして
ｎ型不純物、例えば砒素を加速電圧４０ｋｅＶ、ドーズ
但 ５ｘ １０１５ｃｍ”の条件でイオン注入を行ない、活
性化処理を徳してｎ＋型のソース、ドレイン領域６．７
を前記島＠域に形成した（同図（ｂ）図示）。
ρ型シリコン基ｉ反１の主面にボロンのイオン注入技術
及び選択醇化技術により素子分離領域としての厚さ４０
００人のフィールド配化膜２及び該フィールド酸化ｔ＋
！Ｊ ２下の基板表面のｐ型反転防止唐３を夫々形成し
たく第１図（ａ）図示）。っづいて、ドライ酸素雰囲気
中て熱酸化処理を施してフィールド酸化膜２で分離され
た基板１の島領域表面に厚さ２５０人のゲート酸化膜４
を成長させた後、全面に厚さ３５００人の多結晶シリコ
ン膜を堆積し、ＰＯＣ２３の雰囲気下で多結晶シリコン
膜にリン拡散を行ない該多結晶シリコン膜を低抵抗化さ
せ、更にフＡットエッチング技術により多結晶シリコン
膜をパターニングしてゲート電極５を形成した。この後
、フィールド酸化膜２及びゲート電極５をマスクとして
ｎ型不純物、例えば砒素を加速電圧４０ｋｅＶ、ドーズ
但 ５ｘ １０１５ｃｍ”の条件でイオン注入を行ない、活
性化処理を徳してｎ＋型のソース、ドレイン領域６．７
を前記島＠域に形成した（同図（ｂ）図示）。
次いで、全面に厚さ３０００人のＣＶＤ−８ｉＯ２膜８
を堆積した後、前記ソース、ドレイン領１戎６．７に対
応ｔ６ｃＶＤ−３ｉ○ｚｌｌＱ８にコンタクトホール９
を開口した（同図（Ｃ）図示）。
を堆積した後、前記ソース、ドレイン領１戎６．７に対
応ｔ６ｃＶＤ−３ｉ○ｚｌｌＱ８にコンタクトホール９
を開口した（同図（Ｃ）図示）。
つづいて、全面に厚さ４００人の第１の多結晶シリコン
層１０を堆積した後、全面にリンを加速電圧４０ｋｅＶ
、ドーズ吊ｌ Ｘ １×１０１７ ｃｍ−’の条件でイ
オン注入したく同図（ｄ）図示）。この時、コンタクト
ホール９内のソース、ドレイン領域６．７と第１の多結
晶シリコン層１０との界面には５Ｘ１０ ｃｌ’の濃
度のリンが注入され、それら界面の自然ｎｉ化股が！Ｉ
Ｉ！ｌ壊された。ひきつづき、全面に厚さ１６００人の
第２の多結晶シリコン層１１を堆積した後、リンを加速
電圧４０ｋｅＶ、ドーズｆｆ１ＩＸ１×１０１７ｃａ＋
”の条件でイオン注入した（同図（ｅ）図示）。この後
、第１及び第２の多結晶シリコン層１０．１１をフオッ
トエッチング技術によりパターニングして前記ソース、
ドレイン領域６．７とコンタクトホール９を通して接続
されたソース、トレインの配線１２．１３を形成した（
同図（ｆ）図示）。
層１０を堆積した後、全面にリンを加速電圧４０ｋｅＶ
、ドーズ吊ｌ Ｘ １×１０１７ ｃｍ−’の条件でイ
オン注入したく同図（ｄ）図示）。この時、コンタクト
ホール９内のソース、ドレイン領域６．７と第１の多結
晶シリコン層１０との界面には５Ｘ１０ ｃｌ’の濃
度のリンが注入され、それら界面の自然ｎｉ化股が！Ｉ
Ｉ！ｌ壊された。ひきつづき、全面に厚さ１６００人の
第２の多結晶シリコン層１１を堆積した後、リンを加速
電圧４０ｋｅＶ、ドーズｆｆ１ＩＸ１×１０１７ｃａ＋
”の条件でイオン注入した（同図（ｅ）図示）。この後
、第１及び第２の多結晶シリコン層１０．１１をフオッ
トエッチング技術によりパターニングして前記ソース、
ドレイン領域６．７とコンタクトホール９を通して接続
されたソース、トレインの配線１２．１３を形成した（
同図（ｆ）図示）。
次いで、全面に保３１９としてのＣＶＤ−３ｉ０２膜１
４を堆積した後、９００℃の熱処理を施した（同図（Ｑ
）図示）、、この後、常法に従ってＣＶＤ−８ｉ０２１
１１１４４Ｃ］：ｚタクトホール（図示せず）を開口し
、ＡＱ膜の蒸着、パターニングにより前記ソース、ドレ
インの配置１１１２．１３とコンタクトホールを通して
接続するへ２配線を形成してｎチャンネルＭＯ８半導体
装置を製造した。
４を堆積した後、９００℃の熱処理を施した（同図（Ｑ
）図示）、、この後、常法に従ってＣＶＤ−８ｉ０２１
１１１４４Ｃ］：ｚタクトホール（図示せず）を開口し
、ＡＱ膜の蒸着、パターニングにより前記ソース、ドレ
インの配置１１１２．１３とコンタクトホールを通して
接続するへ２配線を形成してｎチャンネルＭＯ８半導体
装置を製造した。
しかして、本発明によればコンタクトホール９が開口さ
れたＣＶＤ−８ｉ０２膜８上に薄い第１のの多結晶シリ
コンＷＡｉｏを堆積した後、リンを少なくとも前記コン
タクトホール９内の多結晶シリコン層１０部分を通して
基板１表面にイオン注入することによって、基板１と第
１の多結晶シリコン層１０の界面の自然酸化膜を破壊で
きる。その結果、該第１の多結晶シリコン層１０上に、
更に第２の多結晶シリコン層１１を堆積して目的とする
厚さの配線材料層とした後、これら第１及び第２の多結
晶シリコン層１０．１１をパターニングすることにより
、高温熱処理（９５０℃以上）を施さずに、ｎ・型のソ
ース、ドレイン領域６、 １７とコンタクトへホー
ル９を通して良好にオーミック接続さ札た多結晶シリコ
ンからなる配線１２．１３を形成できる。
れたＣＶＤ−８ｉ０２膜８上に薄い第１のの多結晶シリ
コンＷＡｉｏを堆積した後、リンを少なくとも前記コン
タクトホール９内の多結晶シリコン層１０部分を通して
基板１表面にイオン注入することによって、基板１と第
１の多結晶シリコン層１０の界面の自然酸化膜を破壊で
きる。その結果、該第１の多結晶シリコン層１０上に、
更に第２の多結晶シリコン層１１を堆積して目的とする
厚さの配線材料層とした後、これら第１及び第２の多結
晶シリコン層１０．１１をパターニングすることにより
、高温熱処理（９５０℃以上）を施さずに、ｎ・型のソ
ース、ドレイン領域６、 １７とコンタクトへホー
ル９を通して良好にオーミック接続さ札た多結晶シリコ
ンからなる配線１２．１３を形成できる。
事実１本実施例の半導体装置において、ゲート電極５に
閾値電圧以上の電圧を印加し、かつドレイン領域７にＯ
〜ＩＯＶの電圧を印加した時のトレイン、ソース領域７
．６間の電流１ｏｓを調べたところ、第２図に示すＶ−
１特性図を得た。また、本実施例のようにコンタクトホ
ール内の配線となる多結晶シリコン模と基板の界面にリ
ンのイオン注入を行なわない以外、実施例と同様な方法
により製造されたｎチャンネルＭＯ８半導体装置につい
て、同様にドレイン、ソースｆｒ４域間の電流１ｏｓを
調ぺたところ、第３図に示すＶ−Ｉ特性図を（ｑた。こ
の第２図及び第３図より明らかな如く、本実施例で製造
されたＭＯ８半導体装置は、ドレイン領域への電圧印加
がなされると、電流がリニアに流れる。これに対し、従
来のＭＯ８Ｏ８半導体装置、トレイン領域への印加電圧
が６ｖ以上にならなければ電流が流れない。これは、ド
レイン、ソース領域と多結晶シリコンからなる配線との
コンタクト部に自然酸化膜が存在し、６Ｖ以上の電圧を
印加した時、該自然配化膜が電圧破壊されて電流が流れ
るからである。
閾値電圧以上の電圧を印加し、かつドレイン領域７にＯ
〜ＩＯＶの電圧を印加した時のトレイン、ソース領域７
．６間の電流１ｏｓを調べたところ、第２図に示すＶ−
１特性図を得た。また、本実施例のようにコンタクトホ
ール内の配線となる多結晶シリコン模と基板の界面にリ
ンのイオン注入を行なわない以外、実施例と同様な方法
により製造されたｎチャンネルＭＯ８半導体装置につい
て、同様にドレイン、ソースｆｒ４域間の電流１ｏｓを
調ぺたところ、第３図に示すＶ−Ｉ特性図を（ｑた。こ
の第２図及び第３図より明らかな如く、本実施例で製造
されたＭＯ８半導体装置は、ドレイン領域への電圧印加
がなされると、電流がリニアに流れる。これに対し、従
来のＭＯ８Ｏ８半導体装置、トレイン領域への印加電圧
が６ｖ以上にならなければ電流が流れない。これは、ド
レイン、ソース領域と多結晶シリコンからなる配線との
コンタクト部に自然酸化膜が存在し、６Ｖ以上の電圧を
印加した時、該自然配化膜が電圧破壊されて電流が流れ
るからである。
また、上述したようにコンタクトホール９が開口された
ＣＶＤ−８ｉ０２膜８上に薄い第１のの多結晶シリコン
層１０を堆積した後、リンを少なくとも前記コンタクト
ホール９内の多結晶シリコン層１０部分を通して基板１
表面にイオン注入することによって、低い加速電圧で基
板１と第１の多結晶シリコン層１０の界面の自然配化膜
を破壊できる。その結果、自然酸化膜を破壊するための
イオン注入において、ソース、ドレイン領域ｉ域６．７
の接合が所期目的の深さより伸びることなく、浅いソー
ス・ドレイン領域を確保できる。なお、リンの代わりに
ＳｉやＡｒをイオン注入して第１の多結晶シリコン層と
ソース、ドレイン領域との界面に生成された自然酸化膜
を破壊する場合は、低い加速電圧でイオン注入できるた
め、ソース、トレイン領域の接合への欠陥の発生を防止
でき、接合リークを阻止できる。
ＣＶＤ−８ｉ０２膜８上に薄い第１のの多結晶シリコン
層１０を堆積した後、リンを少なくとも前記コンタクト
ホール９内の多結晶シリコン層１０部分を通して基板１
表面にイオン注入することによって、低い加速電圧で基
板１と第１の多結晶シリコン層１０の界面の自然配化膜
を破壊できる。その結果、自然酸化膜を破壊するための
イオン注入において、ソース、ドレイン領域ｉ域６．７
の接合が所期目的の深さより伸びることなく、浅いソー
ス・ドレイン領域を確保できる。なお、リンの代わりに
ＳｉやＡｒをイオン注入して第１の多結晶シリコン層と
ソース、ドレイン領域との界面に生成された自然酸化膜
を破壊する場合は、低い加速電圧でイオン注入できるた
め、ソース、トレイン領域の接合への欠陥の発生を防止
でき、接合リークを阻止できる。
従って、高集積度で、高速動作が可能なｎチャンネルＭ
ｏＳ半導体装置をｉけることができる。
ｏＳ半導体装置をｉけることができる。
なお、上記実施例では、ｎチャンネルＭＯ８半導体の製
造に適用した例について説明したが、ｐチャンネルＭＯ
８半導体装置及び相ｍζＭＯ８半導体装胃の製造にも同
様に適用できる。この場合、ｐチャンネルＭＯ８半導体
装置を製造する際には、第１の多結晶シリコン層を通し
て基板にイオン注入する不純物としては、ボロン等のｐ
型不純物を使用することが必要である。また、相補型Ｍ
Ｏ８半導体装置を製造する際には、各トランジスタのソ
ース、ドレイン領域と同一導電型の不純物を使用するか
、もしくは３ｉやＡｒを使用することが必要である。
造に適用した例について説明したが、ｐチャンネルＭＯ
８半導体装置及び相ｍζＭＯ８半導体装胃の製造にも同
様に適用できる。この場合、ｐチャンネルＭＯ８半導体
装置を製造する際には、第１の多結晶シリコン層を通し
て基板にイオン注入する不純物としては、ボロン等のｐ
型不純物を使用することが必要である。また、相補型Ｍ
Ｏ８半導体装置を製造する際には、各トランジスタのソ
ース、ドレイン領域と同一導電型の不純物を使用するか
、もしくは３ｉやＡｒを使用することが必要である。
上記実施例では、多結晶シリコンからなる配線をソース
、ドレイン領域と接続する場合について説明したが、基
板バイアスを与えるための該基板と同一導電型の拡散領
域との接続にも同様に適用できる。
、ドレイン領域と接続する場合について説明したが、基
板バイアスを与えるための該基板と同一導電型の拡散領
域との接続にも同様に適用できる。
以上詳述した如く、本発明によればシャロー化に伴う低
温プロセスを適用した場合でもソース、ドレイン領域と
多結晶シリコンからなる配線とを良好にオーミック接続
し得る高集積度で高速動作が可能な半導体装置製造方法
を提供できる。
温プロセスを適用した場合でもソース、ドレイン領域と
多結晶シリコンからなる配線とを良好にオーミック接続
し得る高集積度で高速動作が可能な半導体装置製造方法
を提供できる。
第１図（ａ）〜（Ｑ）は本発明の実施例におけるｎチャ
ンネルＭＯ８半導体ルーの製造工程を示す断面図、第２
図は本実施例のｎチャンネルＭ、Ｏ８半導体装置におけ
るＶｏ−１ｏｓの関係を示す特性図、第３図は従来のｎ
チャンネルＭＯ８半導体装置におけるＶｏ−Ｉｎｓの関
係を示す特性図である。 １・・・ｐ型シリコン基板、２・・・フィールド酸化膜
、４・・・ゲート酸化膜、５・・・ゲート電極、６・・
・ｎ４″型ソース領域、７・・・ｎ１型ドレイン領域、
８・−・ＣＶＤ−８ｉ ０２ ＩＩＩ、 ９・・・コン
タクトホール、１０・・・第１の多結晶シリコン層、１
１・・・第２の多結晶シリコン層、１２・・・多結晶シ
リコンからなるソース １配線、１３・・・多
結晶シリコンからなるドレイン配線。 第２図 ドレイン上方（Ｖ） 第３図 ）−シイシ生、ＦＬ（Ｖ）
ンネルＭＯ８半導体ルーの製造工程を示す断面図、第２
図は本実施例のｎチャンネルＭ、Ｏ８半導体装置におけ
るＶｏ−１ｏｓの関係を示す特性図、第３図は従来のｎ
チャンネルＭＯ８半導体装置におけるＶｏ−Ｉｎｓの関
係を示す特性図である。 １・・・ｐ型シリコン基板、２・・・フィールド酸化膜
、４・・・ゲート酸化膜、５・・・ゲート電極、６・・
・ｎ４″型ソース領域、７・・・ｎ１型ドレイン領域、
８・−・ＣＶＤ−８ｉ ０２ ＩＩＩ、 ９・・・コン
タクトホール、１０・・・第１の多結晶シリコン層、１
１・・・第２の多結晶シリコン層、１２・・・多結晶シ
リコンからなるソース １配線、１３・・・多
結晶シリコンからなるドレイン配線。 第２図 ドレイン上方（Ｖ） 第３図 ）−シイシ生、ＦＬ（Ｖ）
Claims (6)
- （１）第１導電型の半導体基板主面に素子分離領域を選
択的に形成する工程と、この素子分離領域で分離された
基板の島領域にゲート絶縁膜を介して多結晶シリコンか
らなるゲート電極を形成する工程と、前記素子分離領域
及びゲート電極をマスクとして第２導電型の不純物を前
記島領域にドーピングして第２導電型のソース、ドレイ
ン領域形成する工程と、このゲート電極を含む全面に層
間絶縁膜を形成する工程と、前記ソース、ドレイン領域
に対応する前記層間絶縁膜にコンタクトホールを開口す
る工程と、前記層間絶縁膜上に薄い第１の多結晶シリコ
ン層を堆積し、不純物を少なくとも前記コンタクトホー
ル内の多結晶シリコン層部分を通して基板表面にイオン
注入して基板と多結晶シリコン層の界面の自然酸化膜を
劣化乃至破壊する工程と、全面に第２の多結晶シリコン
層を堆積した後、前記第１及び第２の多結晶シリコン層
をパターニングしてソース、ドレインの配線を形成する
工程とを具備したことを特徴とする半導体装置の製造方
法。 - （２）第１の多結晶シリコン層の厚さが１００〜１００
０Åであることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 - （３）不純物としてＰ、Ａｓ、Ｂ、ＢＦ＿２、Ｓｉ及び
Ａｒの少なくとも１種を用いることを特徴とする特許請
求の範囲第１項記載の半導体装置の製造方法。 - （４）不純物を半導体基板と第１の多結晶シリコン層と
の界面にイオン注入する際、該界面における不純物の注
入量が１×１０＾１＾７ｃｍ＾−＾３〜１×１０＾２＾
１ｃｍ＾−＾３の範囲に設定することを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。 - （５）第１及び第２のの多結晶シリコン層の膜厚がパタ
ーニングする前に該第２の多結晶シリコン層上に金属膜
又は金属シリサイド膜を被覆することを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。 - （６）不純物のイオン注入の後、熱処理を施すことを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202709A JPS6180862A (ja) | 1984-09-27 | 1984-09-27 | 半導体装置の製造方法 |
| US06/780,071 US4663825A (en) | 1984-09-27 | 1985-09-25 | Method of manufacturing semiconductor device |
| US07/047,146 US4769337A (en) | 1984-09-27 | 1987-05-08 | Method of forming selective polysilicon wiring layer to source, drain and emitter regions by implantation through polysilicon layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202709A JPS6180862A (ja) | 1984-09-27 | 1984-09-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6180862A true JPS6180862A (ja) | 1986-04-24 |
| JPH0527975B2 JPH0527975B2 (ja) | 1993-04-22 |
Family
ID=16461852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59202709A Granted JPS6180862A (ja) | 1984-09-27 | 1984-09-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180862A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61222125A (ja) * | 1985-03-27 | 1986-10-02 | Rohm Co Ltd | 半導体装置の製造方法 |
| JPS6316671A (ja) * | 1986-07-08 | 1988-01-23 | Nec Corp | シリサイドゲ−ト半導体装置の製造方法 |
| KR100475727B1 (ko) * | 1997-07-01 | 2005-07-21 | 삼성전자주식회사 | 저콘택저항을가지는반도체장치의제조방법 |
-
1984
- 1984-09-27 JP JP59202709A patent/JPS6180862A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61222125A (ja) * | 1985-03-27 | 1986-10-02 | Rohm Co Ltd | 半導体装置の製造方法 |
| JPS6316671A (ja) * | 1986-07-08 | 1988-01-23 | Nec Corp | シリサイドゲ−ト半導体装置の製造方法 |
| KR100475727B1 (ko) * | 1997-07-01 | 2005-07-21 | 삼성전자주식회사 | 저콘택저항을가지는반도체장치의제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0527975B2 (ja) | 1993-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |