JPH0541386A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH0541386A JPH0541386A JP3195593A JP19559391A JPH0541386A JP H0541386 A JPH0541386 A JP H0541386A JP 3195593 A JP3195593 A JP 3195593A JP 19559391 A JP19559391 A JP 19559391A JP H0541386 A JPH0541386 A JP H0541386A
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- JP
- Japan
- Prior art keywords
- substrate
- semiconductor device
- impurity concentration
- epitaxial wafer
- manufacturing
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- Pending
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Abstract
(57)【要約】 （修正有）
【目的】エピタキシャル成長のために不純物濃度に制約
のある基板を有するエピタキシャルウエーハを用いた場
合に、裏面上に形成される金属電極との間に良好なオー
ミック接触がとれる半導体素子の製造方法を提供する。 【構成】エピタキシャルウエーハ１の比抵抗の高い基板
１１の裏面にイオン注入することによって、基板裏面の
１μｍ程度の深さの表面層の不純物濃度を1020cm-3程度
にすることにより、金属電極との良好なオーム接触が形
成でき、素子のオン電圧を改善する。
のある基板を有するエピタキシャルウエーハを用いた場
合に、裏面上に形成される金属電極との間に良好なオー
ミック接触がとれる半導体素子の製造方法を提供する。 【構成】エピタキシャルウエーハ１の比抵抗の高い基板
１１の裏面にイオン注入することによって、基板裏面の
１μｍ程度の深さの表面層の不純物濃度を1020cm-3程度
にすることにより、金属電極との良好なオーム接触が形
成でき、素子のオン電圧を改善する。
Description
【０００１】
【産業上の利用分野】本発明は、第一導電型の半導体基
板上に第二導電型の半導体層をエピタキシャル成長させ
たエピタキシャルウエーハを用いる半導体素子の製造方
法に関する。
板上に第二導電型の半導体層をエピタキシャル成長させ
たエピタキシャルウエーハを用いる半導体素子の製造方
法に関する。
【０００２】
【従来の技術】エピタキシャル法を用いれば、半導体基
板の上に任意の不純物濃度で任意の導電型の半導体層を
任意の厚さで形成でき、内部欠陥の少ない結晶層を得る
ことができるので、エピタキシャルウエーハを半導体素
子の製造に用いることがしばしば行われる。
板の上に任意の不純物濃度で任意の導電型の半導体層を
任意の厚さで形成でき、内部欠陥の少ない結晶層を得る
ことができるので、エピタキシャルウエーハを半導体素
子の製造に用いることがしばしば行われる。
【０００３】
【発明が解決しようとする課題】しかし、基板と異なる
導電型の層をエピタキシャル成長させる場合には、基板
の不純物濃度が高いと、成長中の不純物拡散によりエピ
タキシャル層の不純物濃度にばらつきが生じ、導電型あ
るいは不純物濃度を所期のようにすることが難しくなる
ので、基板の不純物濃度を十分に高くすることができな
いことがある。このため、基板の比抵抗が基板の裏面上
に形成される金属電極とオーミック接触をとれるほど低
くできない問題が生ずる。従って製造された半導体素子
の導通時の素子電極間の電圧降下、すなわちオン電圧を
低くすることができなくなる。
導電型の層をエピタキシャル成長させる場合には、基板
の不純物濃度が高いと、成長中の不純物拡散によりエピ
タキシャル層の不純物濃度にばらつきが生じ、導電型あ
るいは不純物濃度を所期のようにすることが難しくなる
ので、基板の不純物濃度を十分に高くすることができな
いことがある。このため、基板の比抵抗が基板の裏面上
に形成される金属電極とオーミック接触をとれるほど低
くできない問題が生ずる。従って製造された半導体素子
の導通時の素子電極間の電圧降下、すなわちオン電圧を
低くすることができなくなる。
【０００４】本発明の目的は、エピタキシャル成長のた
めに不純物濃度に制約のある基板を有するエピタキシャ
ルウエーハを用いた場合に、裏面上に形成される金属電
極との間に良好なオーミック接触のとれる半導体素子の
製造方法を提供することにある。
めに不純物濃度に制約のある基板を有するエピタキシャ
ルウエーハを用いた場合に、裏面上に形成される金属電
極との間に良好なオーミック接触のとれる半導体素子の
製造方法を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第一導電型の半導体基板の一面上に第
二導電型の半導体層を成長させたエピタキシャルウエー
ハを用いる半導体素子の製造方法において、基板の他面
からイオン注入を行う工程を含むものとする。そして、
エピタキシャルウエーハ基板の不純物濃度が１×1019cm
-3以下であり、イオン注入される表面層の不純物濃度が
８×1019cm-3以上であることが効果的である。また半導
体素子が絶縁ゲート型バイポーラトランジスタ (以下Ｉ
ＧＢＴと記す) であることが有効である。
めに、本発明は、第一導電型の半導体基板の一面上に第
二導電型の半導体層を成長させたエピタキシャルウエー
ハを用いる半導体素子の製造方法において、基板の他面
からイオン注入を行う工程を含むものとする。そして、
エピタキシャルウエーハ基板の不純物濃度が１×1019cm
-3以下であり、イオン注入される表面層の不純物濃度が
８×1019cm-3以上であることが効果的である。また半導
体素子が絶縁ゲート型バイポーラトランジスタ (以下Ｉ
ＧＢＴと記す) であることが有効である。
【０００６】
【作用】エピタキシャルウエーハの半導体基板エピタキ
シャル層と反対側の裏面にイオン注入することにより、
半導体基板の抵抗が高くても基板の裏面上の金属電極と
良好なオーミック接触をとることができる。
シャル層と反対側の裏面にイオン注入することにより、
半導体基板の抵抗が高くても基板の裏面上の金属電極と
良好なオーミック接触をとることができる。
【０００７】
【実施例】図１は本発明の一実施例により製造されたＩ
ＧＢＴを示す。このＩＧＢＴの製造には、不純物濃度10
19cm-3程度のｐ型基板11の上ｎ- 層12を成長させたシリ
コンエピタキシャルウエーハ１を用いる。このウエーハ
のｎ- 層12の上に絶縁膜を介して多結晶シリコンからな
るゲート電極２のパターンを形成し、このゲート電極２
をマスクとして利用してのイオン注入, 熱拡散によりｐ
ウエル３およびその表面層内のｎ+ ソース領域４を形成
する。このｐウエル３およびｎ+ 領域４は図示しないソ
ース電極をオーミック接触させるためその表面不純物濃
度が１×1020cm-3程度以上になるようにする。一方、図
示しないドレイン電極の接触するｐ基板11の裏面には基
板の不純物濃度に応じてほう素イオン５を50〜100keVの
加速電圧、１×1015〜１×1016cm-2のドーズ量で注入
し、表面から１μｍ程度の深さの表面層の不純物濃度
を、１×1020cm-3程度、少なくとも８×1019cm-3以上に
なるようにする。
ＧＢＴを示す。このＩＧＢＴの製造には、不純物濃度10
19cm-3程度のｐ型基板11の上ｎ- 層12を成長させたシリ
コンエピタキシャルウエーハ１を用いる。このウエーハ
のｎ- 層12の上に絶縁膜を介して多結晶シリコンからな
るゲート電極２のパターンを形成し、このゲート電極２
をマスクとして利用してのイオン注入, 熱拡散によりｐ
ウエル３およびその表面層内のｎ+ ソース領域４を形成
する。このｐウエル３およびｎ+ 領域４は図示しないソ
ース電極をオーミック接触させるためその表面不純物濃
度が１×1020cm-3程度以上になるようにする。一方、図
示しないドレイン電極の接触するｐ基板11の裏面には基
板の不純物濃度に応じてほう素イオン５を50〜100keVの
加速電圧、１×1015〜１×1016cm-2のドーズ量で注入
し、表面から１μｍ程度の深さの表面層の不純物濃度
を、１×1020cm-3程度、少なくとも８×1019cm-3以上に
なるようにする。
【０００８】図２はほう素イオン注入のドーズ量とでき
上がった定格600 Ｖ, 50ＡのＩＧＢＴのオン電圧との関
係を示す。これによると従来のエピタキシャルウエーハ
を用いて製造したＩＧＢＴにくらべて電圧が約40％低下
し、1.７Ｖになった。また、オン電圧のばらつきも、従
来のＩＧＢＴでは平均値の40％程度であったものが、本
発明の実施例によるＩＧＢＴでは20％に抑えることがで
きた。なお、上記の実施例はｎチャネルＩＧＢＴを製造
したが、ｐチャネルＩＧＢＴでも同様に実施でき、その
場合はりんイオンを同程度のドーズ量で注入する。
上がった定格600 Ｖ, 50ＡのＩＧＢＴのオン電圧との関
係を示す。これによると従来のエピタキシャルウエーハ
を用いて製造したＩＧＢＴにくらべて電圧が約40％低下
し、1.７Ｖになった。また、オン電圧のばらつきも、従
来のＩＧＢＴでは平均値の40％程度であったものが、本
発明の実施例によるＩＧＢＴでは20％に抑えることがで
きた。なお、上記の実施例はｎチャネルＩＧＢＴを製造
したが、ｐチャネルＩＧＢＴでも同様に実施でき、その
場合はりんイオンを同程度のドーズ量で注入する。
【０００９】
【発明の効果】本発明によれば、異なる導電型のエピタ
キシャル層への不純物の混入を防ぐために不純物濃度を
抑えた基板を有するエピタキシャルウエーハの基板裏面
の表面層にイオン注入することにより、基板裏面への金
属電極の良好なオーミック接触が得ることができた。こ
れにより、オン電圧が低く、そのばらつきの少ない半導
体素子を従来の設備を用いて製造することが可能になっ
た。
キシャル層への不純物の混入を防ぐために不純物濃度を
抑えた基板を有するエピタキシャルウエーハの基板裏面
の表面層にイオン注入することにより、基板裏面への金
属電極の良好なオーミック接触が得ることができた。こ
れにより、オン電圧が低く、そのばらつきの少ない半導
体素子を従来の設備を用いて製造することが可能になっ
た。
【図１】本発明の一実施例によって製造されたＩＧＢＴ
の断面図
の断面図
【図２】エピタキシャルウエーハ裏面へのイオン注入ド
ーズ量と製造されたＩＧＢＴのオン電圧との関係線図
ーズ量と製造されたＩＧＢＴのオン電圧との関係線図
１ エピタキシャルウエーハ １１ ｐ基板 １２ ｎ- エピタキシャル層 ２ ゲート電極 ３ ｐウエル ４ ｎ+ ソース領域 ５ ほう素イオン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 9168−4Ｍ Ｈ０１Ｌ 29/78 ３２１ Ｊ
Claims (3)
- 【請求項１】第一導電型の半導体基板の一面上に第二導
電型の半導体層を成長させたエピタキシャルウエーハを
用いる半導体素子の製造方法において、基板の他面から
イオン注入を行う工程を含むことを特徴とする半導体素
子の製造方法。 - 【請求項２】エピタキシャルウエーハ基板の不純物濃度
が１×1019cm-3以下であり、イオン注入される表面層の
不純物濃度が８×1019cm-3以上である請求項１記載の半
導体素子の製造方法。 - 【請求項３】半導体素子が絶縁ゲート型バイポーラトラ
ンジスタである請求項１あるいは２記載の半導体素子の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3195593A JPH0541386A (ja) | 1991-08-06 | 1991-08-06 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3195593A JPH0541386A (ja) | 1991-08-06 | 1991-08-06 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541386A true JPH0541386A (ja) | 1993-02-19 |
Family
ID=16343733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3195593A Pending JPH0541386A (ja) | 1991-08-06 | 1991-08-06 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541386A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7740519B2 (en) | 2003-04-16 | 2010-06-22 | Kabushiki Kaisha Topcon | Method for processing chamfering of eyeglass lens and apparatus for processing the same |
-
1991
- 1991-08-06 JP JP3195593A patent/JPH0541386A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7740519B2 (en) | 2003-04-16 | 2010-06-22 | Kabushiki Kaisha Topcon | Method for processing chamfering of eyeglass lens and apparatus for processing the same |
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