JPH0541667A - アナログデジタル変換器 - Google Patents
アナログデジタル変換器Info
- Publication number
- JPH0541667A JPH0541667A JP19467291A JP19467291A JPH0541667A JP H0541667 A JPH0541667 A JP H0541667A JP 19467291 A JP19467291 A JP 19467291A JP 19467291 A JP19467291 A JP 19467291A JP H0541667 A JPH0541667 A JP H0541667A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- digital
- analog
- output
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 本発明は、短い周期で高速変換を必要とする
ときにもデジタル量の分解能を確保でき、しかも安価に
実現できるアナログデジタル変換器を提供することを目
的とする。 【構成】 デジタルアナログ変換器の出力信号とアナロ
グ入力信号との差信号を出力する減算器と、前記減算器
の出力を増幅する増幅器と、前記増幅器の出力を一定周
期毎にデジタル変換するアナログデジタル変換器と、前
記アナログデジタル変換器の変換結果を一定周期のクロ
ック入力毎にラッチし、その出力が前記デジタルアナロ
グ変換器に与えられるレジスタと、前記レジスタの出力
をクロック入力タイミング毎に積算するデジタル積算器
とから構成されることを特徴とするアナログデジタル変
換器。
ときにもデジタル量の分解能を確保でき、しかも安価に
実現できるアナログデジタル変換器を提供することを目
的とする。 【構成】 デジタルアナログ変換器の出力信号とアナロ
グ入力信号との差信号を出力する減算器と、前記減算器
の出力を増幅する増幅器と、前記増幅器の出力を一定周
期毎にデジタル変換するアナログデジタル変換器と、前
記アナログデジタル変換器の変換結果を一定周期のクロ
ック入力毎にラッチし、その出力が前記デジタルアナロ
グ変換器に与えられるレジスタと、前記レジスタの出力
をクロック入力タイミング毎に積算するデジタル積算器
とから構成されることを特徴とするアナログデジタル変
換器。
Description
【０００１】
【産業上の利用分野】本発明はアナログ信号をデジタル
信号に変換するアナログデジタル変換器に係り、特にア
ナログ信号の所定時間毎の平均値に比例したデジタル量
に変換するアナログデジタル変換器に関する。
信号に変換するアナログデジタル変換器に係り、特にア
ナログ信号の所定時間毎の平均値に比例したデジタル量
に変換するアナログデジタル変換器に関する。
【０００２】
【従来の技術】各種制御装置がデジタル化・ソフトウェ
ア化されるに伴ないアナログ検出信号をデジタル変換す
るためのアナログデジタル変換（以下Ａ／Ｄ変換と記
す）器の重要性が大きくなっている。
ア化されるに伴ないアナログ検出信号をデジタル変換す
るためのアナログデジタル変換（以下Ａ／Ｄ変換と記
す）器の重要性が大きくなっている。
【０００３】Ａ／Ｄ変換結果をフィ―ドバック量として
用いて制御するもののなかには検出精度を上げるため
に、検出時点間（サンプリング周期間）の平均値を要求
されるものが多い。例えばトランジスタやサイリスタ素
子で構成され、素子のオンオフ制御によって負荷への電
力供給量を制御する電力変換装置等においては、負荷へ
の供給電流は素子のオンオフに応じて脈動する。このよ
うに脈動成分を持つ電流をデジタル変換して精度良く制
御するためには、制御周期に一度だけＡ／Ｄ変換するの
では不十分であり、制御周期の電流平均値をデジタル変
換することが必要になる。
用いて制御するもののなかには検出精度を上げるため
に、検出時点間（サンプリング周期間）の平均値を要求
されるものが多い。例えばトランジスタやサイリスタ素
子で構成され、素子のオンオフ制御によって負荷への電
力供給量を制御する電力変換装置等においては、負荷へ
の供給電流は素子のオンオフに応じて脈動する。このよ
うに脈動成分を持つ電流をデジタル変換して精度良く制
御するためには、制御周期に一度だけＡ／Ｄ変換するの
では不十分であり、制御周期の電流平均値をデジタル変
換することが必要になる。
【０００４】現在使用されているアナログ信号の平均値
をデジタル変換する回路例を図３に示す。（例えば、Ｄ
ａｖｉｄ Ｆ．Ｈｏｅｓｃｈｅｌｅ，Ｊｒ「Ａｎａｌｏ
ｇ―ｔｏ―Ｄｉｇｉｔａｌ／Ｄｉｇｉｔａｌ―ｔｏ―Ａ
ｎａｌｏｇ Ｃｏｎｖｅｒｓｉｏｎ Ｔｅｃｈｎｉｑｕ
ｅｓ」Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ，Ｉｎｃ．
Ｐ３５６〜３５７）
をデジタル変換する回路例を図３に示す。（例えば、Ｄ
ａｖｉｄ Ｆ．Ｈｏｅｓｃｈｅｌｅ，Ｊｒ「Ａｎａｌｏ
ｇ―ｔｏ―Ｄｉｇｉｔａｌ／Ｄｉｇｉｔａｌ―ｔｏ―Ａ
ｎａｌｏｇ Ｃｏｎｖｅｒｓｉｏｎ Ｔｅｃｈｎｉｑｕ
ｅｓ」Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ，Ｉｎｃ．
Ｐ３５６〜３５７）
【０００５】図３において、８はアナログ入力信号Ｖｉ
の電圧値に比例した周波数のパルス列を出力する電圧／
周波数（Ｖ／Ｆ）変換器、９は前記Ｖ／Ｆ変換器８のパ
ルス出力Ｐｆをカウントするカウンタである。このカウ
ンタ９のカウント値Ｄ0 を一定周期で読み取り、前回の
カウント値との差をデジタル量として使用するものであ
る。
の電圧値に比例した周波数のパルス列を出力する電圧／
周波数（Ｖ／Ｆ）変換器、９は前記Ｖ／Ｆ変換器８のパ
ルス出力Ｐｆをカウントするカウンタである。このカウ
ンタ９のカウント値Ｄ0 を一定周期で読み取り、前回の
カウント値との差をデジタル量として使用するものであ
る。
【０００６】カウンタ９は積分動作をするものであるか
ら、一定周期のカウント量は入力アナログ信号Ｖｉの周
期間における時間平均値に比例する。この構成によって
アナログ信号が脈動成分を含む場合も精度良く連続的に
デジタル変換でき、多く使われている。
ら、一定周期のカウント量は入力アナログ信号Ｖｉの周
期間における時間平均値に比例する。この構成によって
アナログ信号が脈動成分を含む場合も精度良く連続的に
デジタル変換でき、多く使われている。
【０００７】
【発明が解決しようとする課題】図３のデジタル変換方
式は精度良く優れているが、精度と共にデジタル変換技
術で重要な要素であるデジタル量の分解能の点で問題と
なることがある。
式は精度良く優れているが、精度と共にデジタル変換技
術で重要な要素であるデジタル量の分解能の点で問題と
なることがある。
【０００８】アナログ入力信号が最大値のときに得られ
るデジタル量の最大値がいくつであるかで分解能が決ま
り、この分解能が小さいとデジテル量の丸め誤差が大き
くなり、きめ細かな制御には使用できなくなる。
るデジタル量の最大値がいくつであるかで分解能が決ま
り、この分解能が小さいとデジテル量の丸め誤差が大き
くなり、きめ細かな制御には使用できなくなる。
【０００９】図３の構成で分解能を決める要素はＶ／Ｆ
変換器８の最大パルス列周波数Ｆｍと、カウンタ９の読
み取り周期であるデジタル変換周期Ｔｓであり、最大パ
ルス列周波数Ｆｍと変換周期Ｔｓの積として分解能が定
まる。したがって、変換周期が長くても良い用途では十
分な分解能を得ることができるが、高速処理をするため
に変換周期が短い用途で分解能が問題になる。Ｖ／Ｆ変
換器８の最大パルス列周波数が高ければ問題ないが、現
在市販されているＶ／Ｆ変換器８の最大周波数は２ＭＨ
Z 程度である。デジタル変換周期が１００μｓのとき
に、最大２ＭＨZのＶ／Ｆ変換器を用いた場合の分解能
は２００しか得られない。
変換器８の最大パルス列周波数Ｆｍと、カウンタ９の読
み取り周期であるデジタル変換周期Ｔｓであり、最大パ
ルス列周波数Ｆｍと変換周期Ｔｓの積として分解能が定
まる。したがって、変換周期が長くても良い用途では十
分な分解能を得ることができるが、高速処理をするため
に変換周期が短い用途で分解能が問題になる。Ｖ／Ｆ変
換器８の最大パルス列周波数が高ければ問題ないが、現
在市販されているＶ／Ｆ変換器８の最大周波数は２ＭＨ
Z 程度である。デジタル変換周期が１００μｓのとき
に、最大２ＭＨZのＶ／Ｆ変換器を用いた場合の分解能
は２００しか得られない。
【００１０】このように高速変換時にデジタル量の分解
能が低くなることが図３の構成の欠点である。又、最大
周波数が高くなるる程Ｖ／Ｆ変換器は高価になり、装置
が高価になることも図３の欠点である。
能が低くなることが図３の構成の欠点である。又、最大
周波数が高くなるる程Ｖ／Ｆ変換器は高価になり、装置
が高価になることも図３の欠点である。
【００１１】従って、本発明は、前記の欠点を除去する
ためになされたもので、短い周期で高速変換を必要とす
るときにもデジタル量の分解能を確保でき、しかも安価
に実現できるＡ／Ｄ変換器を提供することを目的とす
る。
ためになされたもので、短い周期で高速変換を必要とす
るときにもデジタル量の分解能を確保でき、しかも安価
に実現できるＡ／Ｄ変換器を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】本発明は上記目的を達成
するために、デジタル変換結果をアナログ量に再変換す
るデジタルアナログ（Ｄ／Ａ）変換器５と、変換目的の
アナログ入力信号と前記Ｄ／Ａ変換器出力信号との偏差
を求める減算器１と、前記減算器１の出力を増幅する増
幅器２と、その増幅器出力を一定周期毎にデジタル変換
するＡ／Ｄ変換器３と、Ａ／Ｄ変換器３の変換結果を一
定周期のクロックタイミング毎にラッチし、前記Ｄ／Ａ
変換器５に与えるレジスタ４と、前記レジスタ４の出力
をクロック入力毎に積算するデジタル積算器６とから構
成され、前記デジタル積算器６の出力の一定周期間の変
化量をデジタル変換値とするものである。
するために、デジタル変換結果をアナログ量に再変換す
るデジタルアナログ（Ｄ／Ａ）変換器５と、変換目的の
アナログ入力信号と前記Ｄ／Ａ変換器出力信号との偏差
を求める減算器１と、前記減算器１の出力を増幅する増
幅器２と、その増幅器出力を一定周期毎にデジタル変換
するＡ／Ｄ変換器３と、Ａ／Ｄ変換器３の変換結果を一
定周期のクロックタイミング毎にラッチし、前記Ｄ／Ａ
変換器５に与えるレジスタ４と、前記レジスタ４の出力
をクロック入力毎に積算するデジタル積算器６とから構
成され、前記デジタル積算器６の出力の一定周期間の変
化量をデジタル変換値とするものである。
【００１３】
【作用】本発明において、減算器１、増幅器２、Ａ／Ｄ
変換器３、レジスタ４及びＤ／Ａ変換器５は閉ル―プを
構成し、アナログ入力信号を指令値としたフィ―ドバッ
ク制御ル―プと同様の動作をする。即ち、デジタル変換
されたレジスタ４の出力は、Ｄ／Ａ変換器５で検出さ
れ、増幅器２でフィ―ドバック制御されることによっ
て、アナログ入力に追従するように動作する。そのレジ
スタの出力をクロック毎に積算することによって平均値
を得、しかも高い分解能のデジタル量を得るものであ
る。
変換器３、レジスタ４及びＤ／Ａ変換器５は閉ル―プを
構成し、アナログ入力信号を指令値としたフィ―ドバッ
ク制御ル―プと同様の動作をする。即ち、デジタル変換
されたレジスタ４の出力は、Ｄ／Ａ変換器５で検出さ
れ、増幅器２でフィ―ドバック制御されることによっ
て、アナログ入力に追従するように動作する。そのレジ
スタの出力をクロック毎に積算することによって平均値
を得、しかも高い分解能のデジタル量を得るものであ
る。
【００１４】
【実施例】以下本発明の一実施例を図１の構成図を参照
して説明する。図において、１は２つのアナログ信号の
差信号を求める減算器、２は積分機能を有する比例―積
分等の入力信号を増幅した信号を出力する増幅器、３は
クロック入力毎にアナログ信号をデジタル量に変換する
Ａ／Ｄ変換器、４はデジタル入力信号をクロック入力毎
にラッチするレジスタ、５はデジタル量をアナログ信号
に変換するＤ／Ａ変換器、６はクロック毎に入力値を積
算するデジタル積算器である。
して説明する。図において、１は２つのアナログ信号の
差信号を求める減算器、２は積分機能を有する比例―積
分等の入力信号を増幅した信号を出力する増幅器、３は
クロック入力毎にアナログ信号をデジタル量に変換する
Ａ／Ｄ変換器、４はデジタル入力信号をクロック入力毎
にラッチするレジスタ、５はデジタル量をアナログ信号
に変換するＤ／Ａ変換器、６はクロック毎に入力値を積
算するデジタル積算器である。
【００１５】変換目的のアナログ信号Ｖｉは減算器１に
入力され、Ｄ／Ａ変換器５の出力Ｖｄとの偏差が増幅器
２に与えられる。増幅器２の出力信号Ｖ0 はＡ／Ｄ変換
器３与えられ、クロック入力毎にデジタル変換される。
Ａ／Ｄ変換器３の変換結果はレジスタ４ら与えられ、ク
ロック入力毎にラッチされる。レジスタ４の出力Ｄｃは
Ｄ／Ａ変換器５に与えられると同時に積算器６への入力
としても与えられる。Ａ／Ｄ変換器３の変換開始を決め
るためのクロックと、レジスタ４のラッチタイミングを
決めるクロックは共通になっており、Ａ／Ｄ変換器３の
前回の変換結果がレジスタ４にラッチされると同時にＡ
／Ｄ変換器３は新しい変換を開始するように構成されて
いる。又、積算器６のクロックも共通であり、レジスタ
４の出力が更新される毎に積算動作も行われる。Ａ／Ｄ
変換器３は変換を開始してから変換を終了するまでに所
定の時間（変換時間）を必要とする。上述のクロック周
期はＡ／Ｄ変換器３の変換時間よりも長く設定する。
入力され、Ｄ／Ａ変換器５の出力Ｖｄとの偏差が増幅器
２に与えられる。増幅器２の出力信号Ｖ0 はＡ／Ｄ変換
器３与えられ、クロック入力毎にデジタル変換される。
Ａ／Ｄ変換器３の変換結果はレジスタ４ら与えられ、ク
ロック入力毎にラッチされる。レジスタ４の出力Ｄｃは
Ｄ／Ａ変換器５に与えられると同時に積算器６への入力
としても与えられる。Ａ／Ｄ変換器３の変換開始を決め
るためのクロックと、レジスタ４のラッチタイミングを
決めるクロックは共通になっており、Ａ／Ｄ変換器３の
前回の変換結果がレジスタ４にラッチされると同時にＡ
／Ｄ変換器３は新しい変換を開始するように構成されて
いる。又、積算器６のクロックも共通であり、レジスタ
４の出力が更新される毎に積算動作も行われる。Ａ／Ｄ
変換器３は変換を開始してから変換を終了するまでに所
定の時間（変換時間）を必要とする。上述のクロック周
期はＡ／Ｄ変換器３の変換時間よりも長く設定する。
【００１６】アナログ入力信号Ｖｉとレジスタ４の出力
ＤｃをＤ／Ａ変換器５でアナログ変換した信号Ｖｄとの
偏差が増幅され、増幅器２の出力信号Ｖ0 がＡ／Ｄ変換
されレジスタ４の出力Ｄｃとなる。即ち、レジスタ４の
出力Ｄｃはアナログ入力信号Ｖｉに追従するように変化
する。アナログ入力信号Ｖｉに追従しているレジスタ４
の出力をクロックタイミング毎に積算した、積算器６の
出力Ｄ0 はアナログ入力信号Ｖｉの時間積分値に比例し
たデシタル量となる。この積算値Ｄ0 の一定周期間にお
ける変化量はその周期間のアナログ入力信号Ｖｉの平均
値に比例する。アナログ入力信号Ｖｉの変化範囲とレジ
スタ４の出力Ｄｃの変化範囲の関係はＤ／Ａ変換器５の
変換特性によって定まる。例えば、レジスタ４の出力ビ
ット数を３、即ち、Ｄｃの変換範囲を０〜７とし、アナ
ログ入力信号Ｖｉの変化範囲を±１０Ｖとすれば、Ｄ／
Ａ変換器５はデジタル値Ｄｃが０のとき―１０Ｖ、Ｄｃ
が７のとき１０Ｖを出力し、その間は直線的に変化する
アナログ信号を出力するようにすれば良い。又、アナロ
グ信号が単一極性で０〜１０Ｖの範囲で変化するとき
は、Ｄｃが０のとき０Ｖ、Ｄｃが７のとき１０Ｖとなる
ようにすれば良い。このようにアナログ入力とデジタル
数値の関係はＤ／Ａ変換器５の出力特性によって任意に
選定することできる。
ＤｃをＤ／Ａ変換器５でアナログ変換した信号Ｖｄとの
偏差が増幅され、増幅器２の出力信号Ｖ0 がＡ／Ｄ変換
されレジスタ４の出力Ｄｃとなる。即ち、レジスタ４の
出力Ｄｃはアナログ入力信号Ｖｉに追従するように変化
する。アナログ入力信号Ｖｉに追従しているレジスタ４
の出力をクロックタイミング毎に積算した、積算器６の
出力Ｄ0 はアナログ入力信号Ｖｉの時間積分値に比例し
たデシタル量となる。この積算値Ｄ0 の一定周期間にお
ける変化量はその周期間のアナログ入力信号Ｖｉの平均
値に比例する。アナログ入力信号Ｖｉの変化範囲とレジ
スタ４の出力Ｄｃの変化範囲の関係はＤ／Ａ変換器５の
変換特性によって定まる。例えば、レジスタ４の出力ビ
ット数を３、即ち、Ｄｃの変換範囲を０〜７とし、アナ
ログ入力信号Ｖｉの変化範囲を±１０Ｖとすれば、Ｄ／
Ａ変換器５はデジタル値Ｄｃが０のとき―１０Ｖ、Ｄｃ
が７のとき１０Ｖを出力し、その間は直線的に変化する
アナログ信号を出力するようにすれば良い。又、アナロ
グ信号が単一極性で０〜１０Ｖの範囲で変化するとき
は、Ｄｃが０のとき０Ｖ、Ｄｃが７のとき１０Ｖとなる
ようにすれば良い。このようにアナログ入力とデジタル
数値の関係はＤ／Ａ変換器５の出力特性によって任意に
選定することできる。
【００１７】図１の実施例におけるデジタル変換結果の
分解能はＡ／Ｄ変換器３及びレジスタ４の出力分解能Ｎ
ｃ、クロック周波数Ｆｃ、及び積算器６の読み取り周期
である変換周期Ｔｓの積になる。クロック周波数Ｆｃは
前述したようにＡ／Ｄ変換器３の変換時間で制限され、
高速で分解能（出力ビット長）の大きなＡ／Ｄ変換器を
用いれば非常に高分解能のデジタル変換が可能である
が、変換時間が短く分解能が高くなる程Ａ／Ｄ変換器は
高価になる。比較的安価に入手できるＡ／Ｄ変換器を用
いた場合の例として８ビット（Ｎｃ＝２５６）のＡ／Ｄ
変換器を１０μｓ周期（Ｆｃ＝１００ＫＨZ ）で変換し
たときの分解能を検討する。図３の例と同様に変換周期
Ｔｓを１００μｓとしたときの分解能は２５６０であ
り、図３の場合の１０倍以上である。
分解能はＡ／Ｄ変換器３及びレジスタ４の出力分解能Ｎ
ｃ、クロック周波数Ｆｃ、及び積算器６の読み取り周期
である変換周期Ｔｓの積になる。クロック周波数Ｆｃは
前述したようにＡ／Ｄ変換器３の変換時間で制限され、
高速で分解能（出力ビット長）の大きなＡ／Ｄ変換器を
用いれば非常に高分解能のデジタル変換が可能である
が、変換時間が短く分解能が高くなる程Ａ／Ｄ変換器は
高価になる。比較的安価に入手できるＡ／Ｄ変換器を用
いた場合の例として８ビット（Ｎｃ＝２５６）のＡ／Ｄ
変換器を１０μｓ周期（Ｆｃ＝１００ＫＨZ ）で変換し
たときの分解能を検討する。図３の例と同様に変換周期
Ｔｓを１００μｓとしたときの分解能は２５６０であ
り、図３の場合の１０倍以上である。
【００１８】Ａ／Ｄ変換器３の変換動作中におけるアナ
ログ信号の変動はＡ／Ｄ変換結果に反映されずに、アナ
ログ信号とＡ／Ｄ変換結果との間に誤差を生じる場合が
ある。しかし、本発明では変換結果がＤ／Ａ変換器５を
介してフィ―ドバックされるので、Ａ／Ｄ変換器３の変
換誤差はデジタル変換結果に影響を及ぼさない。特に増
幅器２に積分機能を持たせれば、累積誤差は０にでき、
平均値検出結果に含まれる誤差はほとんどなくすること
ができる。
ログ信号の変動はＡ／Ｄ変換結果に反映されずに、アナ
ログ信号とＡ／Ｄ変換結果との間に誤差を生じる場合が
ある。しかし、本発明では変換結果がＤ／Ａ変換器５を
介してフィ―ドバックされるので、Ａ／Ｄ変換器３の変
換誤差はデジタル変換結果に影響を及ぼさない。特に増
幅器２に積分機能を持たせれば、累積誤差は０にでき、
平均値検出結果に含まれる誤差はほとんどなくすること
ができる。
【００１９】レジスタ４や積算器６はゲートアレイ等の
最近のデジタル回路技術によって安価に実現できるもの
である。前述のようにＡ／Ｄ変換器３に精度は要求され
ないので安価なＡ／Ｄ変換器を用いることができる。従
って、図１の実施例を実現するときの価格はほとんどＤ
／Ａ変換器５の価格によって決まる。このＤ／Ａ変換器
もＶ／Ｆ変換器に比べれば安価であり、本発明は精度良
く、高分解能なＡ／Ｄ変換器を安価に提供することがで
きる。
最近のデジタル回路技術によって安価に実現できるもの
である。前述のようにＡ／Ｄ変換器３に精度は要求され
ないので安価なＡ／Ｄ変換器を用いることができる。従
って、図１の実施例を実現するときの価格はほとんどＤ
／Ａ変換器５の価格によって決まる。このＤ／Ａ変換器
もＶ／Ｆ変換器に比べれば安価であり、本発明は精度良
く、高分解能なＡ／Ｄ変換器を安価に提供することがで
きる。
【００２０】図１の実施例において、レジスタ４と積算
器６のクロックは同じものを用いて説明たが、場合によ
っては異なるクロックを用いても本発明の効果を達成す
ることができる。
器６のクロックは同じものを用いて説明たが、場合によ
っては異なるクロックを用いても本発明の効果を達成す
ることができる。
【００２１】図２は本発明の他の実施例を示す構成図で
あり、図１と同一機能を有するものは同一符号を付し
て、その説明は省略する。図２は図１の実施例におい
て、比較的高価な構成要素であるＤ／Ａ変換器５をパル
ス幅変調（ＰＷＭ）回路５１に置き代えた実施例であ
る。ＰＷＭ回路５１はレジスタ４の出力Ｄｃに比例した
パルス幅のロジック信号Ｌｄを出力する周知の回路であ
り、パルス幅の変化単位はクロック入力ＣKnの周期とな
る。レジスタ４と積算器６のクロックＣK はＰＷＭ回路
５１のクロック入力ＣKnを分周器７で分周したものを用
いる。分周器７の分周比はレジスタ４の出力分解能Ｎｃ
と一致させる。
あり、図１と同一機能を有するものは同一符号を付し
て、その説明は省略する。図２は図１の実施例におい
て、比較的高価な構成要素であるＤ／Ａ変換器５をパル
ス幅変調（ＰＷＭ）回路５１に置き代えた実施例であ
る。ＰＷＭ回路５１はレジスタ４の出力Ｄｃに比例した
パルス幅のロジック信号Ｌｄを出力する周知の回路であ
り、パルス幅の変化単位はクロック入力ＣKnの周期とな
る。レジスタ４と積算器６のクロックＣK はＰＷＭ回路
５１のクロック入力ＣKnを分周器７で分周したものを用
いる。分周器７の分周比はレジスタ４の出力分解能Ｎｃ
と一致させる。
【００２２】ＰＷＭ回路５１もＤ／Ａ変換器の１種であ
るから、基本的には図２の実施例も図１の実施例と動作
は同じである。ただし、ＰＷＭ回路５１の出力信号は入
力信号Ｄｃが一定のときでも脈動するから、場合によっ
ては増幅器２にフィルタ機能を持たせる必要がある。
るから、基本的には図２の実施例も図１の実施例と動作
は同じである。ただし、ＰＷＭ回路５１の出力信号は入
力信号Ｄｃが一定のときでも脈動するから、場合によっ
ては増幅器２にフィルタ機能を持たせる必要がある。
【００２３】図２の実施例でレジスタ４及び積算器６は
分周期７で分周されたクロックＣＫによって、ＰＷＭ回
路５１のＰＷＭ周期と同期して動作させる。これは減算
器１にフィ―ドバックされるＰＷＭ回路５１の出力Ｌｄ
の平均値とレジスタ４の出力Ｄｃとの比例関係を保つ為
である。ＰＷＭ回路５１がある値を変調出力中にレジス
タ４の出力Ｄｃが変化しても、ＰＷＭ回路５１の出力に
反映させることができず、デジタル変換結果に誤差を含
む要因になるだけである。
分周期７で分周されたクロックＣＫによって、ＰＷＭ回
路５１のＰＷＭ周期と同期して動作させる。これは減算
器１にフィ―ドバックされるＰＷＭ回路５１の出力Ｌｄ
の平均値とレジスタ４の出力Ｄｃとの比例関係を保つ為
である。ＰＷＭ回路５１がある値を変調出力中にレジス
タ４の出力Ｄｃが変化しても、ＰＷＭ回路５１の出力に
反映させることができず、デジタル変換結果に誤差を含
む要因になるだけである。
【００２４】ＰＷＭ回路５１は数十ＭＨＺ で動作する
ことができるの、レジスタ４及び積算器の動作クロック
ＣK の周波数は図１の実施例よりも低くする必要はな
い。従って、図２の実施例でも図１の実施例と同等の分
解能を得ることができる。ＰＷＭ回路５１はレジスタ４
及び積算器６と同様にデジタル回路技術で容易に構成
で、図２の実施例は安価なＡ／Ｄ変換器の提供を可能と
するものである。
ことができるの、レジスタ４及び積算器の動作クロック
ＣK の周波数は図１の実施例よりも低くする必要はな
い。従って、図２の実施例でも図１の実施例と同等の分
解能を得ることができる。ＰＷＭ回路５１はレジスタ４
及び積算器６と同様にデジタル回路技術で容易に構成
で、図２の実施例は安価なＡ／Ｄ変換器の提供を可能と
するものである。
【００２５】以上の実施例において積算器の出力を周期
的に読み取り、周期間の積算器の差分をデジタル量とし
て用いるソフトウェア的処理で説明たが、一定周期毎に
積算器出力をレジスタにストアすると同時に積算器の積
算値をクリアするハ―ドウェア構成も可能である。
的に読み取り、周期間の積算器の差分をデジタル量とし
て用いるソフトウェア的処理で説明たが、一定周期毎に
積算器出力をレジスタにストアすると同時に積算器の積
算値をクリアするハ―ドウェア構成も可能である。
【００２６】
【発明の効果】以上説明のように、本発明によれば、ア
ナログ信号の検出周期間における平均値に比例したデジ
タル量が精度良く得られるＡ／Ｄ変換器を実現すること
ができる。短い周期で高速変換を必要とする場合でも十
分な分解能を得ることができ、高性能制御を行うための
検出器として使用することが可能である。しかも、本発
明は簡単な回路構成で実現でき、安価なＡ／Ｄ変換器を
提供することができる。
ナログ信号の検出周期間における平均値に比例したデジ
タル量が精度良く得られるＡ／Ｄ変換器を実現すること
ができる。短い周期で高速変換を必要とする場合でも十
分な分解能を得ることができ、高性能制御を行うための
検出器として使用することが可能である。しかも、本発
明は簡単な回路構成で実現でき、安価なＡ／Ｄ変換器を
提供することができる。
【図１】本発明の一実施例を示す構成図。
【図２】本発明の他の実施例を示す構成図。
【図３】従来の実施例を示す構成図。
１ …減算器 ２ …増
幅器 ３ …Ａ／Ｄ変換器 ４ …レ
ジスタ ５ …Ｄ／Ａ変換器 ５１ …Ｐ
ＷＭ回路 ６ …デジタル積算器 ７ …分
周器
幅器 ３ …Ａ／Ｄ変換器 ４ …レ
ジスタ ５ …Ｄ／Ａ変換器 ５１ …Ｐ
ＷＭ回路 ６ …デジタル積算器 ７ …分
周器
Claims (1)
- 【請求項１】 デジタルアナログ変換器の出力信号
とアナログ入力信号との差信号を出力する減算器と、前
記減算器の出力を増幅する増幅器と、前記増幅器の出力
を一定周期毎にデジタル変換するアナログデジタル変換
器と、前記アナログデジタル変換器の変換結果を一定周
期のクロック入力毎にラッチし、その出力が前記デジタ
ルアナログ変換器に与えられるレジスタと、前記レジス
タの出力をクロック入力タイミング毎に積算するデジタ
ル積算器とから構成されることを特徴とするアナログデ
ジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19467291A JPH0541667A (ja) | 1991-08-05 | 1991-08-05 | アナログデジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19467291A JPH0541667A (ja) | 1991-08-05 | 1991-08-05 | アナログデジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541667A true JPH0541667A (ja) | 1993-02-19 |
Family
ID=16328387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19467291A Pending JPH0541667A (ja) | 1991-08-05 | 1991-08-05 | アナログデジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541667A (ja) |
-
1991
- 1991-08-05 JP JP19467291A patent/JPH0541667A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4118696A (en) | Precision voltage to frequency converter for use in A/D converter | |
| US4309692A (en) | Integrating analog-to-digital converter | |
| US5371726A (en) | Velocity controlling apparatus | |
| JPH0541668A (ja) | アナログデジタル変換器 | |
| JPH0541667A (ja) | アナログデジタル変換器 | |
| US4144525A (en) | Cascadable analog to digital converter | |
| US4804939A (en) | Coarse/fine A-D converter using ramp waveform to generate fine digital signal | |
| JPS59104827A (ja) | アナログ−デジタル変換用集積回路 | |
| US4383188A (en) | Voltage-controlled constant current source | |
| GB1519933A (en) | Digital phase comparison apparatus | |
| JPS58172560A (ja) | Ｄ／ａコンバ−タの直線性測定方法 | |
| KR950000418B1 (ko) | 시간정보 검출장치 | |
| JPS588614B2 (ja) | キジユンデンイセイギヨカイロ | |
| JP3083254B2 (ja) | Ａ／ｄ変換器 | |
| JPH0575468A (ja) | Σδ変調器 | |
| JPH04105731U (ja) | 積分形ａ／ｄコンバータ | |
| JP2636719B2 (ja) | マイクロコンピュータ制御型圧電発振器 | |
| JPH02280418A (ja) | 電圧‐周波数変換のための方法および装置 | |
| JPS6324577B2 (ja) | ||
| JP4667947B2 (ja) | Ａｄ変換装置 | |
| JPS59224917A (ja) | デイジタル・アナログ変換器 | |
| JPH10126253A (ja) | 温度補償型発振装置 | |
| JP2626583B2 (ja) | アナログ／デジタル変換回路 | |
| JPH04133521A (ja) | デジタル／アナログ変換器 | |
| JPS6175621A (ja) | 電圧一周波数変換器 |