JPH0544183B2 - - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ この発明は、バイポーラトランジスタを有する
半導体装置の製造技術、特に、素子形成のための
領域とエミツタおよびベースとを自己整合的に形
成する上で有効な技術に関するものである。

［背景技術］ バイポーラトランジスタを超高速化するには、
エミツタ等の各パターン自体の微細化に加えて、
ベースコンタクト部分とエミツタ領域との間、あ
るいはエミツタ領域と素子形成のための領域との
間のような各領域間の高精度な位置合わせが大切
であると考えられる。たとえば、素子形成領域中
にエミツタ領域を形成する場合、一般にはエミツ
タ領域の位置合わせ余裕が必要であるため、必然
的に素子形成領域が広くなり、寄生容量の増大と
いう問題を生じることになる（特願昭57−59319
号公報）。

［発明の目的］ この発明の目的は、素子形成のための領域とエ
ミツタおよびベースとを自己整合的に形成し、素
子特性の高速化を図ることができる新規な製造技
術を提供することにある。

この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。

［発明の概要］ 本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。

すなわち、(1)素子分離のための酸化膜形成に対
する耐酸化性膜の上に、エミツタを形成すべき部
分上を被くマスク層を積層した構造の２重マスク
を用いることにより、素子分離領域である酸化膜
つまりは素子形成領域とエミツタとの自己整合化
を図り、しかもまた、(2)不純物の濃度差による多
結晶シリコンのエツチングレートのちがいを利用
することによつて、エミツタとベースとの間の自
己整合化を達成するものである。

［実施例］ 第１図〜第１０図は、この発明の一実施例を処
理工程順に示す断面図であり、多結晶シリコンに
よるベース引出し電極を利用して、ベースへのコ
ンタクトを行なつたバイポーラトランジスタを含
む例である。

（第１図を参照して） シリコン半導体基体１は、図示はされていない
が、Ｐ型シリコン基板の表面にN⁺型の埋込み層
を有し、その上にさらにN^-型のエピタキシヤル
層を有する公知のものである。

まず、こうした基体１の表面に、バツフア酸化
膜としての薄いSiO₂酸化膜２、耐酸化性のSi₃N₄
膜３およびエミツタサイズを決めるためのパター
ニング用の比較的厚いSiO₂膜４を順次CVD
（Dhemical Vapor Deposition）法により形成す
る。

（第２図を参照して） そして、積層した膜４の上に形成したホトレジ
ストマスク５をパターニングする。レジストマス
ク５は素子を形成すべき領域上を被つている。

（第３図を参照して） レジストマスク５をマスクとして比較的厚い
SiO₂膜４をオーバーエツチングする。この場合
のサイドエツチ量は、選択酸化によるバードビー
ク長よりもたとえば0.3〜0.5μm程度大きくする。
ここで用いるエツチングは等方性のウエツトエツ
チングで良い。残存する膜４はエミツタサイズを
決めることになる。

（第４図を参照して） 同じレジストマスク５をマスクとして、次は下
層の膜３，２をエツチングする。反応性イオンエ
ツチングなどの異方性エツチングによつて行なう
ため、残存する膜３，２のパターンはレジストマ
スク５にほぼ対応する。これにより、素子形成領
域を定める耐酸化性膜３の上に、エミツタを形成
すべき部分上を被うSiO₂膜４からなるマスク層
を有する２重マスク構造を得る。

（第５図を参照して） 次に、レジストマスク５を除去した後、耐酸化
性の膜３をマスクとした選択酸化技術によつて厚
さ１〜2μm程度の厚いアイソレーシヨン酸化膜６
を形成する。この度合、酸化膜６の形成に先立
ち、基体１の表面のシリコンをヒドラジン等によ
つて軽くエツチングしたり、P⁺チヤネルストツ
パとなるボロンイオンの打込みを行なつたりする
ことが有効である。

（第６図を参照して） アイソレーシヨン酸化膜６を形成した後、基体
１の表面に残存するSiO₂膜４、および厚いアイ
ソレーシヨン酸化膜６をそのままマスクとして用
い、酸化膜６とエミツタを形成すべき部分との間
に開口７を形成し、その開口７を通してＰ型不純
物であるボロンを高濃度に打込む。これによる
P⁺型の高濃度不純物領域８はグラフトベースと
なるものである。

（第７図を参照して） 次に、高濃度不純物領域８を含む基体１の全面
にノンドープあるいは低濃度に不純物を含む多結
晶シリコン層９を堆積した後、酸化性雰囲気中で
アニールする。すると、多結晶シリコン層９の表
面に薄い酸化膜１０が形成され、それと同時に高
濃度不純物領域８中のボロンが上層の多結晶シリ
コン層９中に拡散する。このボロン拡散領域１１
の一端は、エミツタサイズに対応するSi₃N₄膜３
上に位置させる。

（第８図を参照して） そして、ベース引出し用のレジストパターニン
グをし、そのレジスト１２をマスクとして再度ボ
ロンをイオン打込み、ついでアニールする。これ
によるボロン打込み領域１３はアイソレーシヨン
酸化膜６上において前記ボロン拡散領域１１と重
なつている。

（第９図を参照して） したがつて、ボロンの濃度差によるエツチング
レートのちがいにより、ノンドープ部分をヒドラ
ジンによつて選択的にエツチングし除去すること
によつてベース引出し用の多結晶シリコン部分９
０のみを残すことができる。この多結晶シリコン
部分９０は表面酸化することによつて、電気的に
孤立させる。ピンホール等をなくし、確実に孤立
させる意味から、部分９０の表面を被う酸化膜１
４の膜厚については、数百nm程度以上にするの
が良い。

（第１０図を参照して） 多結晶シリコン部分９０を孤立させた後、表面
の酸化膜１４をマスクとして、たとえば異方性の
反応性イオンエツチングによつてSi₃N₄膜３を除
去し、ついで露出した薄いSiO₂膜２を除去する
ことによつて、ベースおよびエミツタのイオン打
込み用の開口１５を形成する。そして、開口１５
の部分にCVD法によつてノンドープの多結晶シ
リコン１６を選択的に形成してから、イオン打込
み法と熱処理によつて、Ｐ型不純物のボロンを導
入してＰ型のベース１７、またＮ型不純物のひ素
を導入してN⁺型のエミツタ１８をそれぞれ形成
する。この後は、公知の方法により多結晶シリコ
ン１６を下地膜としたエミツタ電極、開口１９部
分を被うベース電極、さらにはコレクタ電極（い
ずれも図示せず）を形成し、バイポーラトランジ
スタを完成する。

なお、こレクタ領域は前述したN⁺型埋込み領
域１ａおよびエピタキシヤル層１ｂさらに図示し
ないN⁺型コレクタ電極接続領域とからなる。こ
のコレクタ電極接続領域は、第５図に示す工程で
第１０図中左側の酸化膜６を形成しない領域に形
成されN⁺型領域１ａに接続される。P⁺型領域１
ｃは第５図に示す工程で選択的に不純物を導入し
て形成したアイソレーシヨン領域である。

次に、素子分離のための酸化膜形成に対する耐
酸化性膜の上に、エミツタを形成すべき部分上を
被うマスク層を積層した構造の２重マスクを得る
別の方法を説明する。この２重マスクを得るまで
の工程は前記の実施例でいえば、第１図〜第４図
に示す各工程に対応する。

（第１１図を参照して） まず、シリコン半導体基体１０１の表面に、４
層の積層膜を形成する。バツフア酸化膜としての
薄いSiO₂膜１０２、耐酸化性のSi₃N₄膜１０３、
エミツタサイズを決めるためのパターニング用の
多結晶シリコン被膜１０４、およびイオン打込み
時の物理的ダメージ防止および耐選択エツチング
マスクとしてのSiO₂被膜１２０である。

（第１２図を参照して） そして、最上層のSiO₂被膜１２０の上にレジ
ストマスク１０５ａをパターニングする。レジス
トマスク１０５ａはドーナツ形状であつて、中央
部分にエミツタサイズに対応する開口１２１を有
するほかは素子形成領域に対応する部分を被つて
いる。このようなレジストマスク１０５ａをマス
クとして多結晶シリコン被膜１０４中にＰ型不純
物のボロンをイオン打込みする。したがつて、多
結晶シリコン被膜１０４中には、エミツタを形成
すべき部分上、および素子分離領域上の各部分に
高濃度不純物領域１２２が形成される。

（第１３図を参照して） 次に、エミツタを形成すべき部分上の中央の高
濃度不純物領域１２２の上を、少なくともエミツ
タサイズよりも大きな別のレジストマスク１０５
ｂで被う。このようなレジストマスク１０５ｂを
マスクとしてSiO₂被膜１２０をエツングによつ
て選択的に除去する。

（第１４図を参照して） そこで次に、部分的なSiO₂被膜１２０をマス
クとして、多結晶シリコン被膜１０４を選択エツ
チングする。この選択エツチングはボロンの濃度
差によるエツチングレートの差を利用するもので
あるが、ここではボロンを含有する高濃度不純物
領域１２２のみを選択的にエツチングする。これ
によつて、多結晶シリコン被膜１０４は素子形成
領域上のみを被うことになる。さらに、この部分
的な多結晶シリコン被膜１０４をマスクとして下
層のSi₃N₄膜１０３および薄いSiO₂膜１０２をエ
ツチングすることによつて、素子形成領域上のみ
を被うマスク構造が得られる。この後は、部分的
な多結晶シリコン被膜１０４のうち、ノンドープ
部分を選択エツチングすれば、前述した２重マス
クを得ることができる。

第１１図〜第１４図に示した例では、レジスト
マスク１０５ａのパターンによつて素子形成領域
とエミツタの各大きさおよび位置が定まる。した
がつて、レジストマスク１０５ａを電子ビーム露
光などで形成することによつてより高精度化を図
ることが可能である。

［効果］ 以上のように、素子形成領域とエミツタ、さら
にエミツタとベースとをそれぞれ自己整合的に形
成することにより、少なくとも位置合わせ余裕分
だけ素子形成領域を小さくすることができるの
で、寄生容量も小さくなり、トランジスタの高速
化を図ることができる。

以上この発明を実施例に基づき具体的に説明し
たが、この発明は前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

［利用分野］ この発明は、縦型のバイポーラトランジスタを
有する半導体装置に広範に利用することができる
が、特に超高速バイポーラトランジスタを得る上
で効果が大きい。

【図面の簡単な説明】

第１図〜第１０図はこの発明の一実施例を処理
工程順に示した断面図、第１１図〜第１４図はそ
こで用いる２重マスクの別の形成方法を処理工程
順に示した断面図である。 １，１０１……半導体基体、２，１０２……バ
ツフア酸化膜（薄いSiO₂膜）、３，１０３……耐
酸化性膜（Si₃N₄膜）、４，１０４……エミツタ
サイズを決めるためのパターニング用の被膜、
５，１０５ａ，１０５ｂ……レジストマスク、６
……厚い酸化膜、７……開口、８……高濃度不純
物領域、９……多結晶シリコン層、１１……ボロ
ン拡散領域、１３……ボロン打込み領域、１４…
…酸化膜、１５……ベースおよびエミツタ形成用
の開口、１７……ベース、１８……エミツタ、９
０……ベース引出し用多結晶シリコン部分。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基体の表面の電気的に分離された素子
   形成領域内に、表面からエミツタ、ベース、コレ
   クタの順に配置され、しかも前記エミツタの周囲
   にグラフトベースを有する半導体装置を製造する
   に際し、次のような各工程をとることを特徴とす
   る半導体装置の製造方法。 (A) 前記半導体基体の一面に、前記素子形成領域
   上を被う耐酸化性膜、およびその上に前記エミ
   ツタを形成すべき部分上を被うマスク層を形成
   する工程。 (B) 前記耐酸化性膜をマスクとした選択酸化技術
   によつて前記耐酸化膜によつて覆われていない
   前記半導体基体の一面に素子分離のための酸化
   膜を形成する工程。 (C) (B)工程で酸化膜と前記エミツタを形成すべき
   部分上を被うマスク層との間に開口を形成し、
   その開口を通して不純物を導入することによつ
   て、前記グラフトベースとなる高濃度不純物領
   域を形成する工程。 (D) (C)工程後、前記高濃度不純物領域を含む半導
   体基体の表面に、ノンドープの、あるいは前記
   高濃度不純物領域よりも低い不純物濃度の多結
   晶シリコン層を形成し、ついでアニールするこ
   とによつて、前記高濃度不純物領域から前記多
   結晶シリコン層に対して不純物を拡散させる工
   程。 (E) (D)工程後、ベース引き出しポリシリコン電極
   形成のための不純物領域を作る工程。 (F) (E)工程後、不純物の濃度差によるエツチング
   レートのちがいを利用し、前記多結晶シリコン
   層のうち前記エミツタを形成すべき部分を選択
   的に除きかつベース引き出しポリシリコン電力
   を形成する工程。 (G) (F)工程によつてエミツタを形成すべき部分が
   少なくとも開口した前記多結晶シリコン層の表
   面を酸化した後、その表面酸化膜をマスクとし
   てエミツタの開口を形成する工程。 (H) (G)工程における開口にポリシリコンをデポし
   た後、そのポリシリコンを通して前記基体の表
   面に不純物を導入することによつて前記ベース
   およびエミツタを形成した後、ポリシリコンエ
   ミツタ電極を形成する工程。 ２ (A)工程は、次のような各処理からなる特許請
   求の範囲第１項に記載の半導体装置の製造方法。 （A11） 前記半導体基体の一面全体に、前記耐
   酸化性膜およびその上の前記マスク層を形成す
   るための各被膜を形成する処理。 （A12） 前記マスク層を形成するための上層の
   被膜の上に、前記素子領域に対応する部分的な
   レジストマスクを形成し、それをマスクとし
   て、前記耐酸化性膜を形成するための下層の被
   膜をオーバーエツチングする処理。 （A13） （A12）工程後、前記部分的なレジス
   トマスクをマスクとして、前記下層の被膜を異
   方性のエツチングによつて選択的に除去する処
   理。 ３ (A)工程は、次のような各処理からなる特許請
   求の範囲第１項に記載の半導体装置の製造方法。 （A21） 前記半導体基体の一面全体に、前記耐
   酸化性膜を形成するための被膜、および前記マ
   スク層を形成するための多結晶シリコン被膜を
   形成する処理。 （A22） 前記多結晶シリコン被膜の上に、前記
   エミツタを形成すべき部分に開口を有するが、
   前記素子形成領域に対応する他の部分を被うレ
   ジストマスクを形成し、されをマスクとして、
   前記多結晶シリコン被膜中に選択的に不純物を
   導入する処理。 （A23） （A22）工程におけるレジストマスク
   を除去した後、前記エミツタを形成すべき部分
   をマスクで被い、かつ不純物の濃度差によるエ
   ツチングレートのちがいを利用し、前記多結晶
   シリコン被膜のうち、不純物濃度の高い部部分
   を選択的に除く処理。 （A24） （A23）工程後、部分的に残つた多結
   晶シリコン被膜をマスクとして前記耐酸化性の
   下層の被膜を選択的に除去する処理。 （A25） （A24）工程後、前記マスクとして用
   いた多結晶シリコン被膜のうち、不純物濃度の
   低い部分を選択的に除く工程。