JPS60136371A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、バイポーラトランジスタを有する半導体装
置の製造技術、特に、素子形成のための領域とエミッタ
およびベースとを自己整合的に形成する上で有効な技術
に関するものである。

［背景技術］ バイポーラトランジスタを超高速化するには、エミッタ
等の各パターン自体の微細化に加えて、ベースコンタク
ト部分とエミッタ領域との間、あるいはエミッタ領域と
素子形成のための領域との間のような各領域間の高精度
な位置合わせが大切であると考えられる。たとえば、素
子形成領域中にエミッタ領域を形成する場合、一般には
エミッタ領域の位置合わせ余裕が必要であるため、必然
的に素子形成領域が広くなり、寄生容量の増大という問
題を生じることになる（特願昭５７−５９３１９号公報
）。

［発明の目的］ この発明の目的は、素子形成のための領域とエミッタお
よびベースとを自己整合的に形成し、素子特性の高速化
を図ることができる新規な製造技術を提供することにあ
る。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面がら明らかになるであ
ろう。

［発明の概要コ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、（１）素子分離のための酸化膜形成に対する
耐酸化性膜の上に、エミッタを形成すべき部分上を被う
マスク層を積層した構造の２重マスクを用いることによ
り、素子分離領域である酸化膜つまりは素子形成領域と
エミッタとの自己整合化を図り、しかもまた、（２）不
純物の濃度差による多結晶シリコンのエツチングレート
のちがいを利用することによって、エミッタとベースと
の間の自己整合化を達成するものである。

［実施例］ 第１図〜第１０図は、この発明の一実施例を処理工程順
に示す断面図であり、多結晶シリコンによるベース引出
し電極を利用して、ベースへのコンタクトを行なったバ
イポーラトランジスタを含む例である。

（第１図を参照して） シリコン半導体基体１は、図示はされていないが、Ｐ型
シリコン基板の表面にＮ＋型の埋込み層を有し、その上
にさらにＮ−型のエピタキシャル層を有する公知のもの
である。

まず、こうした基体１の表面に、バッファ酸化膜として
の薄い５ｉ０２酸化膜２、耐酸化性のＳｉ３Ｎ４膜３お
よびエミッタサイズを決めるためのパターニング用の比
較的厚い５ｉ０２膜４を順次ＣＶＤ　（Ｃｈｅｍｉｃａ
ｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成
する。

（第２図を参照して） そして、積層した膜４の上に形成したホトレジストマス
ク５をパターニングする。レジストマスク５は素子を形
成すべき領域上を被っている。

（第３図を参照して） レジストマスク５をマスクとして比較的厚い５ｉ０２膜
４をオーバーエツチングする。この場合のサイドエッチ
量は、選択酸化によるバードビーり長よりもたとえば０
．３〜０．５μｍ程度大きくする。ここで用いるエツチ
ングは等方性のウェットエツチングで良い。残存する膜
４はエミッタサイズを決めることになる。

（第４図を参照して） 同じレジストマスク５をマスクとして、次は下層の膜３
，２をエツチングする。反応性イオンエツチングなどの
異方性エツチングによって行なうため、残存する膜３．
２のパターンはレジストマスク５にほぼ対応する。これ
により、素子形成領域を定める耐酸化性膜３の上に、エ
ミッタを形成すべき部分上を被う５ｉ０２膜４からなる
マスク層を有する２重マスク構造を得る。

（第５図を参照して） 次に、レジストマスク５を除去した後、耐酸化性の膜３
をマスクとした選択酸化技術によって厚さ１〜２μｍ程
度の厚いアイソレーション酸化膜６を形成する。この度
合、酸化膜６の形成に先立ち、基体１の表面のシリコン
をヒドラジン等によって軽くエツチングしたり、Ｐ◆チ
ャネルストッパとなるボロンイオンの打込みを行なった
りすることが有効である。

（第６図を参照して） アイソレーション酸化膜６を形成した後、基体１の表面
に残存する５ｉ０２膜４、および厚いアイソレーション
酸化膜６をそのままマスクとして用い、酸化膜６とエミ
ッタを形成すべき部分との間に聞ロアを形成し、その開
ロアを通してＰ型不純物であるボロンを高濃度に打込む
。これによるＰ１型の高濃度不純物領域８はグラフトベ
ースとなるものである。

（第７図を参照して） 次に、高濃度不純物領域８を含む基体１の全面にノンド
ープあるいは低濃度に不純物を含む多結晶シリコン層９
を堆積した後、酸化性雰囲気中でアニールする。すると
、多結晶シリコン層９の表面に薄い酸化膜１０が形成さ
れ、それと同時に高濃度不純物領域８中のボロンが上層
の多結晶シリコン層９中に拡散する。このボロン拡散領
域１１の一端は、エミッタサイズに対応するＳｉ３Ｎ４
膜３上に位置させる。

（第８図を参照して） そして、ベース引出し用のレジストパターニングをし、
そのレジスト１２をマスクとして再度ボロンをイオン打
込み、ついでアニールする。これによるボロン打込み領
域１３はアイソレーション酸化膜６上において前記ボロ
ン拡散領域１１と重なっている。

（第９図を参照して） したがって、ボロンの濃度差によるエツチングレートの
ちがいにより、ノンドープ部分をヒドラジンによって選
択的にエツチングし除去することによってベース引出し
用の多結晶シリコン部分９０のみを残すことができる。

この多結晶シリコン部分９０は表面酸化することによっ
て、電気的に孤立させる。ピンホール等をな（し、確実
に孤”　立させる意味から、部分９０の表面を被う酸化
膜１４の膜厚については、数百ｎｍ程度以上にするのが
良い。

（第１０図を参照して） 多結晶シリコン部分９０を孤立させた後、表面の酸化膜
１４をマスクとして、たとえば異方性の反応性イオンエ
ツチングによってＳｉ３Ｎ４膜３を除去し、ついで露出
した薄い５ｉ０２膜２を除去することによって、ベース
およびエミッタのイオン打込み用の開口１５を形成する
。そして、開口１５の部分にＣＶＤ法によってノンドー
プの多結晶シリコン１６を選択的に形成してから、イオ
ン打込み法と熱処理によって、Ｐ型不純物のボロンを導
入してＰ型のベース１７、またＮ型不純物のひ素を導入
してＮ＋型のエミッタ１８をそれぞれ形成する。この後
は、公知の方法により多結晶シリコン１６を下地膜とし
たエミッタ電極、開口１９部分を被うベース電極、さら
にはコレクタ電極（いずれも図示せず）を形成し、バイ
ポーラトランジスタを完成する。

なお、コレクタ領域は前述したＮ＋型埋込み領域１ａお
よびエピタキシャル層１ｂさらに図示しないＮ４″型コ
レクタ電極接続領域とからなる。このコレクタ電極接続
領域は、第５図に示す工程で第１０図中左側の酸化膜６
を形成しない領域に形成されＮ十型領域１ａに接続され
る。Ｐ＋型領域１ｃは第５図に示す工程で選択的に不純
物を導入して形成°したアイソレーション領域である。

次に、素子分離のための酸化膜形成に対する耐酸化性膜
の上に、エミッタを形成すべき部分上を被うマスク層を
積層した構造の２重マスクを得る別の方法を説明する。

この２重マスクを得るまでの工程は前記の実施例でいえ
ば、第１図〜第４図に示す各工程に対応する。

（第１１図を参照して） まず、シリコン半導体基体１０１の表面に、４層の積層
膜を形成する。バッファ酸化膜としての薄い５ｉ０２膜
１０２、耐酸化性のＳｉ３Ｎ４膜１０３、エミッタサイ
ズを決めるためのパターニング用の多結晶シリコン被膜
１０４、およびイオン打込み時の物理的ダメージ防止お
よび耐選択エツチングマスクとしての５ｉ０２被膜１２
０である。

（第１２図を参照して） そして、最上層の５ｉ０２被膜１２０の上にレジストマ
スク１０５ａをパターニングする。レジストマスク１０
５ａはドーナツ形状であって、中央部分にエミッタサイ
ズに対応する開口１２１を有するほかは素子形成領域に
対応する部分を被っている。このようなレジストマスク
１０５　ａをマスクとして多結晶シリコン被膜１０４中
にＰ型不純物のボロンをイオン打込みする。したがって
。

多結晶シリコン被膜１０４中には、エミッタを形成すべ
き部分上、および素子分離領域上の各部分に高濃度不純
物領域１２２が形成される。

（第１３図を参照して） 次に、エミッタを形成すべき部分上の中央の高濃度不純
物領域１２２の上を、少なくともエミッタサイズよりも
大きな別のレジストマスク１０５ｂて被う。このような
レジストマスク１０５ｂをマスクとして５ｉ０２被膜１
２０をエツチングによって選択的に除去する。

（第１４図を参照して） そこで次に、部分的な５ｉ０２被膜１２０をマスクとし
て、多結晶シリコン被膜１０４を選択エツチングする。

この選択エツチングはボロンの濃度差によるエツチング
レートの差を利用するものであるが、ここではボロンを
含有する高濃度不純物領域１２２のみを選択的にエツチ
ングする。これによって、多結晶シリコン被膜１０４は
素子形成領域上のみを被うことになる。さらに、この部
分的な多結晶シリコン被膜１０４をマスクとして下層の
Ｓｉ３Ｎ４膜１０３および薄い５ｉ０２膜１０２をエツ
チングすることによって、素子形成領域上のみを被うマ
スク構造が得られる。この後は、部分的な多結晶シリコ
ン被膜１０４のうち、ノンドープ部分を選択エツチング
すれば、前述した２重マスクを得ることができる。

第１１図〜第１４図に示した例では、レジストマスク１
０５ａのパターンによって素子形成領域とエミッタの各
大きさおよび位置が定まる。したがって、レジストマス
ク１０５ａを電子ビーム露光などで形成することによっ
てより高精度化を図ることが可能である。

［効果］ 以上のように、素子形成領域とエミッタ、さらにエミッ
タとベースとをそれぞれ自己整合的に形成することによ
り、少なくとも位置合わせ余裕分だけ素子形成領域を小
さくすることができるので、寄生容量も小さくなり、ト
ランジスタの高速化を図ることができる。

以上この発明を実施例に基づき具体的に説明したが、こ
の発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることはいうま
でもない。

［利用分野］ この発明は、縦型のバイポーラトランジスタを有する半
導体装置に広範に利用することができるが、特に超高速
バイポーラトランジスタを得る上で効果が大きい。

【図面の簡単な説明】

第１図〜第１０図はこの発明の一実施例を処理工程順に
示した断面図、 第１１図〜第１４図はそこで用いる２重マスクの別の形
成方法を処理工程順に示した断面図である。 １．１０１・・・半導体基体、２，１０２・・・バッフ
ァ酸化膜（薄い５ｉ０２膜）、３，１０３・・・耐酸化
性膜（Ｓｉ３Ｎ４膜）、４，１０４・・・エミッタサイ
ズを決めるためのパターニング用の被膜、５．１０５ａ
、１０５ｂ・・・レジストマスク、６・・・厚い酸化膜
、７・・・開口、８・・・高濃度不純物領域、９・・・
多結晶シリコン層、１１・・・ボロン拡散領域、１３・
・・ボロン打込み領域、１４・・・酸化膜、１５・・・
ベースおよびエミッタ形成用の開口、１７・・・ベース
、１８・・・エミッタ、９０・・・第　１　図 第　２　図 第　３　図 第　４　図 第　５　図 第　６　図 第　８　図 第　９　図 第１１図 第１３図 第１４図 第１頁の続き ＠発明者高倉　俊彦・ 卦平市上水本町１４５幡地　株式会社日立製作所デノく
ス開発センタ内

Claims (1)

1. 【特許請求の範囲】 ■、半導体基体の表面の電気的に分離された素子形成領
   域内に、表面からエミッタ、ベース、コレクタの順に配
   置され、しかも前記エミッタの周囲にグラフトベースを
   有する半導体装置を製造するに際し１次のような各工程
   をとることを特徴とする半導体装置の製造方法。 （Ａ）前記半導体基体の一面に、前記素子形成領域上を
   被う耐酸化性膜、およびその上に前記エミッタを形成す
   べき部分上を被うマスク層を形成する工程。 （Ｂ）前記耐酸化性膜をマスクとした選択酸化技術によ
   って前記半導体基体の一面に素子分離のための厚い酸化
   膜を形成する工程。 （Ｃ）（Ｂ）工程での厚い酸化膜と前記エミッタを形成
   すべき部分上を被うマスク層との間に開口を形成し、そ
   の開口を通して不純物を導入することによって、前記グ
   ラフトベースとなる高濃度不純物領域を形成する工程。 （Ｄ）　（Ｃ）工程後、前記高濃度不純物領域を含む半
   導体基体の表面に、ノンドープの、あるいは前記高濃度
   不純物領域よりも低い不純物濃度の多結晶シリコン層を
   形成し、ついでアニールすることによって、前記高濃度
   不純物領域から前記多結晶シリコン層に対し不純物を拡
   散させ、拡散部分の一端が前記マスク層の上に達するよ
   うにする工程。 （Ｅ）（Ｄ）工程後、ベース引き出しポリシリコン電極
   形成のための不純物領域を作る工程。 （Ｆ）（Ｅ）工程後、不純物の濃度差によるエツチング
   レートのちがいを利用し、前記多結晶シリコン層のうち
   前記エミッタを形成すべき部分を選択的に除きかつベー
   ス引き出しポリシリコン電極を形成する工程。 （Ｇ）（Ｆ）工程によってエミッタを形成すべき部分が
   少なくとも開口した前記多結晶シリコン層の表面を酸化
   した後、その表面酸化膜をマスクとしてエミッタの開口
   を形成する工程。 （Ｈ）（Ｇ）工程における開口にポリシリコンをデポし
   た後、そのポリシリコンを通して前記基体の表面に不純
   物を導入することによって前記ベースおよびエミッタを
   形成した後、ポリシリコンエミッタ電極を形成する工程
   。 ２、（Ａ）工程は、次のような各処理からなる特許請求
   の範囲第１項に記載の半導体装置の製造方法。 （Ａｌｌ）前記半導体基体の一面全体に、前記耐酸化性
   膜およびその上の前記マスク層を形成するための各被膜
   を形成する処理。 （Ａｌ１）前記マスク層を形成するための上層の被膜の
   上に、前記素子形成領域に対応する部分的なレジストマ
   スクを形成し、それをマスクとして、前記耐酸化性膜を
   形成するための下層の被膜をオーバーエツチングする処
   理。 （Ａ１３）　（Ａ１２）工程後、前記部分的なレジスト
   マスクをマスクとして、前記下層の被膜を異方性のエツ
   チングによって選択的に除去する処理。 ３、（Ａ）工程は、次のような各処理からなる特許請求
   の範囲第１項に記載の半導体装置の製造方法。 （Ａ２１）前記半導体基体の一面全体に、前記耐酸化性
   膜を形成するための被膜、および前記マスク層を形成す
   るための多結晶シリコン被膜を形成する処理。 （Ａ２２）前記多結晶シリコン被膜の上に、前記エミッ
   タを形成すべき部分に開口を有するが、前記素子形成領
   域に対応する他の部分を被うレジストマスクを形成し、
   それをマスクとして、前記多結晶シリコン被膜中に選択
   的に不純物を導入する処理。 （Ａ２３）　（Ａ２２）工程におけるレジストマスクを
   除去した後、前記エミッタを形成すべき部分をマスクで
   被゛い、かつ不純物の濃度差によるエツチングレートの
   ちがいを利用し、前記多結晶シリコン被膜のうち、不純
   物濃度の高い部分を選択的に除く処理。 （Ａ２４）　（Ａ２３）工程後、部分的に残った多結晶
   シリコン被膜をマスクとして前記耐酸化性の下層の被膜
   を選択的に除去する処理。 （Ａ２５）　（Ａ２４）工程後、前記マスクとして用い
   た多結晶シリコン被膜のうち、不純物濃度の低い部分を
   選択的に除く工程。