JPH0544852B2 - - Google Patents
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- Publication number
- JPH0544852B2 JPH0544852B2 JP60024403A JP2440385A JPH0544852B2 JP H0544852 B2 JPH0544852 B2 JP H0544852B2 JP 60024403 A JP60024403 A JP 60024403A JP 2440385 A JP2440385 A JP 2440385A JP H0544852 B2 JPH0544852 B2 JP H0544852B2
- Authority
- JP
- Japan
- Prior art keywords
- high voltage
- terminal
- capacitor
- circuit
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はCMOS構成の出力段を有する高電圧
回路に関するものである。
回路に関するものである。
従来、CMOS構成の出力段を有する高電圧回
路としては、第２図のような回路が知られてい
る。第２図において、１６は制御信号の入力端
子、１７は高電圧電源端子、１８は基準電位印加
端子、１９は高電圧出力端子、２０は高電圧コン
デンサ、２１は抵抗、２２は高電圧PMOSトラ
ンジスタ、３は高電圧NMOSトランジスタであ
る。このPMOSトランジスタ２２とNMOSトラ
ンジスタ２３とにより、高電圧インバータが構成
される。
路としては、第２図のような回路が知られてい
る。第２図において、１６は制御信号の入力端
子、１７は高電圧電源端子、１８は基準電位印加
端子、１９は高電圧出力端子、２０は高電圧コン
デンサ、２１は抵抗、２２は高電圧PMOSトラ
ンジスタ、３は高電圧NMOSトランジスタであ
る。このPMOSトランジスタ２２とNMOSトラ
ンジスタ２３とにより、高電圧インバータが構成
される。
以上のような構成の高電圧回路において、入力
端子１６への入力信号が周期的な場合を考える
と、コンデンサ２０と抵抗２１とで決定される
CR時定数は、入力端子１６に入力される信号の
周期よりも十分大きい必要がある。このため、コ
ンデンサ２０の容量値と抵抗２１の抵抗値とを入
力信号に対応して選択しなければならない。一
方、入力信号が周期的でなく、例えば直流的で変
化が少なく、信号の変化点と変化点との間が長い
場合は、コンデンサ２０に充電されていた電荷が
放電されてしまうため、PMOSトランジスタ２
２は制御信号入力端子１６への入力信号に拘わら
ずオフとなり、MOSトランジスタ２，２３で構
成された高電圧CMOSトランジスタの誤動作を
引き起こす。
端子１６への入力信号が周期的な場合を考える
と、コンデンサ２０と抵抗２１とで決定される
CR時定数は、入力端子１６に入力される信号の
周期よりも十分大きい必要がある。このため、コ
ンデンサ２０の容量値と抵抗２１の抵抗値とを入
力信号に対応して選択しなければならない。一
方、入力信号が周期的でなく、例えば直流的で変
化が少なく、信号の変化点と変化点との間が長い
場合は、コンデンサ２０に充電されていた電荷が
放電されてしまうため、PMOSトランジスタ２
２は制御信号入力端子１６への入力信号に拘わら
ずオフとなり、MOSトランジスタ２，２３で構
成された高電圧CMOSトランジスタの誤動作を
引き起こす。
このようにCMOS構成の出力段を有する従来
の高電圧回路は、同期的でない変化の少ない信号
に対しては誤動作をするという欠点や、周期的な
信号に対して容量値と抵抗値とを入力信号に対応
して選択する必要があるという欠点を有してい
る。
の高電圧回路は、同期的でない変化の少ない信号
に対しては誤動作をするという欠点や、周期的な
信号に対して容量値と抵抗値とを入力信号に対応
して選択する必要があるという欠点を有してい
る。
本発明の目的は、以上のような欠点のない
CMOS構成の出力段を有する高電圧回路を提供
することにある。
CMOS構成の出力段を有する高電圧回路を提供
することにある。
本発明は、負荷トランジスタと駆動トランジス
タとから成る相補型回路の出力段を有する高電圧
回路において、前記相補型回路の制御信号入力端
子と前記負荷トランジスタのゲートとの間に、コ
ンデンサと、入力と論理的に同じ出力を有する双
安定素子との直列回路を備え、前記コンデンサの
一方の端子が前記制御信号入力端子に接続され、
前記双安定素子の出力端子が前記負荷トランジス
タのゲートに接続され、前記制御信号入力端子が
さらに前記駆動トランジスタのゲートに接続され
ていることを特徴としている。
タとから成る相補型回路の出力段を有する高電圧
回路において、前記相補型回路の制御信号入力端
子と前記負荷トランジスタのゲートとの間に、コ
ンデンサと、入力と論理的に同じ出力を有する双
安定素子との直列回路を備え、前記コンデンサの
一方の端子が前記制御信号入力端子に接続され、
前記双安定素子の出力端子が前記負荷トランジス
タのゲートに接続され、前記制御信号入力端子が
さらに前記駆動トランジスタのゲートに接続され
ていることを特徴としている。
第１図は、本発明の一実施例を示す回路図であ
る。この実施例は、ｐ型基板にＮウエルを形成
し、このＮウエル中にPMOS高電圧トランジス
タを、Ｐ型基板領域に高電圧NMOSトランジス
タを作つて形成した、CMOS構成の出力段を持
つ高電圧集積回路である。
る。この実施例は、ｐ型基板にＮウエルを形成
し、このＮウエル中にPMOS高電圧トランジス
タを、Ｐ型基板領域に高電圧NMOSトランジス
タを作つて形成した、CMOS構成の出力段を持
つ高電圧集積回路である。
この高電圧回路は、PMOSトランジスタ１お
よびNMOSトランジスタ２からなるCMOS構成
の出力段と、２組のインバータから構成され入力
と論理的に同じ出力を有する双安定素子３と、高
電圧コンデンサ４とを備えている。コンデンサ４
の一端は制御信号入力端子５に接続されコンデン
サ４の他端は双安定素子３の入力端子６に接続さ
れている。双安定素子３の出力端子７はPMOS
トランジスタ１のゲートに接続されている。制御
信号入力端子５は、また、NMOSトランジスタ
２のゲートに接続されている。
よびNMOSトランジスタ２からなるCMOS構成
の出力段と、２組のインバータから構成され入力
と論理的に同じ出力を有する双安定素子３と、高
電圧コンデンサ４とを備えている。コンデンサ４
の一端は制御信号入力端子５に接続されコンデン
サ４の他端は双安定素子３の入力端子６に接続さ
れている。双安定素子３の出力端子７はPMOS
トランジスタ１のゲートに接続されている。制御
信号入力端子５は、また、NMOSトランジスタ
２のゲートに接続されている。
双安定素子３は、高電圧PMOSトランジスタ、
高電圧PMOSトランジスタ９と２個の抵抗１０，
１１とにより構成され、双安定素子の入力端子６
はPMOSトランジスタ８のゲートに、出力端子
７はPMOSトランジスタ９のドレインにそれぞ
れ接続されている。また、PMOSトランジスタ
８のゲートはPMOSトランジスタ９のドレイン
に、PMOSトランジスタ９のゲートはPMOSト
ランジスタ８のドレイン接続されている。これら
MOSトランジスタ８，９のソースは高電圧端子
１２に接続され、ドレインはそれぞれ抵抗１０，
１１を経て電圧印加端子１３に接続されている。
高電圧PMOSトランジスタ９と２個の抵抗１０，
１１とにより構成され、双安定素子の入力端子６
はPMOSトランジスタ８のゲートに、出力端子
７はPMOSトランジスタ９のドレインにそれぞ
れ接続されている。また、PMOSトランジスタ
８のゲートはPMOSトランジスタ９のドレイン
に、PMOSトランジスタ９のゲートはPMOSト
ランジスタ８のドレイン接続されている。これら
MOSトランジスタ８，９のソースは高電圧端子
１２に接続され、ドレインはそれぞれ抵抗１０，
１１を経て電圧印加端子１３に接続されている。
高電圧電源端子１２は、さらに、PMOSトラ
ンジスタ１のソースに接続され、PMOSトラン
ジスタ１のドレインとNMOSトランジスタ２の
ドレインとの接続点は高電圧出力端子１４に接続
され、NMOSトランジスタ２のソースは基準電
圧印加端子１５に接続されている。
ンジスタ１のソースに接続され、PMOSトラン
ジスタ１のドレインとNMOSトランジスタ２の
ドレインとの接続点は高電圧出力端子１４に接続
され、NMOSトランジスタ２のソースは基準電
圧印加端子１５に接続されている。
高電圧電源端子１２には例えば200Vの電圧が
印加され、基準電位印加端子１５には例えば0V
の電圧が印加される。制御信号入力端子５には例
えば10Vの信号が入力され、電圧印加端子１３に
は、高電圧電源端子１２の電圧200Vよりも制御
信号入力端子５の入力信号の振幅電圧だけ低い電
圧、例えば190Vの電圧が印加される。
印加され、基準電位印加端子１５には例えば0V
の電圧が印加される。制御信号入力端子５には例
えば10Vの信号が入力され、電圧印加端子１３に
は、高電圧電源端子１２の電圧200Vよりも制御
信号入力端子５の入力信号の振幅電圧だけ低い電
圧、例えば190Vの電圧が印加される。
次に、本実施例の高電圧回路の動作を説明す
る。
る。
制御信号入力端子５に10Vの入力信号が印加さ
れると、NMOSトランジスタ２は直ちにオフか
らオンに状態が変化する。一方、入力信号は高電
圧コンデンサ４を経て双安定素子３の入力端子６
に伝達される。これによりPMOSトランジスタ
８がオフ、PMOSトランジスタ９がオンし、そ
の結果、入力信号がラツチされ、、ラツチされた
信号と同相の信号が双安定素子３の出力端子７に
出力される。この信号は、PMOSトランジスタ
１のゲートに印加され、これによりトランジスタ
１がオフとなり、高電圧回路の出力端子１４の電
圧は0Vになる。
れると、NMOSトランジスタ２は直ちにオフか
らオンに状態が変化する。一方、入力信号は高電
圧コンデンサ４を経て双安定素子３の入力端子６
に伝達される。これによりPMOSトランジスタ
８がオフ、PMOSトランジスタ９がオンし、そ
の結果、入力信号がラツチされ、、ラツチされた
信号と同相の信号が双安定素子３の出力端子７に
出力される。この信号は、PMOSトランジスタ
１のゲートに印加され、これによりトランジスタ
１がオフとなり、高電圧回路の出力端子１４の電
圧は0Vになる。
逆に、制御信号入力端子５へ入力信号が印加さ
れなくなると、NMOSトランジスタ２がオフし、
一方、双安定素子３の状態が反転して、PMOS
トランジスタ１がオンとなり、高電圧出力端子１
４には200Vの電圧が出力される。
れなくなると、NMOSトランジスタ２がオフし、
一方、双安定素子３の状態が反転して、PMOS
トランジスタ１がオンとなり、高電圧出力端子１
４には200Vの電圧が出力される。
このように本実施例によれば、双安定素子３に
より制御信号入力端子５への入力信号をラツチ
し、ラツチした入力信号によりPMOSトランジ
スタ１をオン、オフするようにしているので、入
力信号が直流的で、信号の変化点と変化点との間
が長く、こ間にコンデンサ４が放電したとして
も、双安定素子３を反転し得る容量値を有してい
れば、CMOSインバータを正常に動作させるこ
とができる。一般に、双安定素子の状態を反転さ
せるに必要なコンデンサ４の容量値は、第２図に
示した従来の高電圧回路の高電圧コンデンサに比
べて非常に小さな値で良い。また、入力信号が周
期的であつても、高電圧コンデンサ４の容量値
は、入力信号とは無関係に、双安定素子３の状態
を反転するときに必要な容量値を持つていれば良
いので、従来の高電圧回路のようにCR時定数を
入力信号に対応して選択するというような作業は
不必要となる。
より制御信号入力端子５への入力信号をラツチ
し、ラツチした入力信号によりPMOSトランジ
スタ１をオン、オフするようにしているので、入
力信号が直流的で、信号の変化点と変化点との間
が長く、こ間にコンデンサ４が放電したとして
も、双安定素子３を反転し得る容量値を有してい
れば、CMOSインバータを正常に動作させるこ
とができる。一般に、双安定素子の状態を反転さ
せるに必要なコンデンサ４の容量値は、第２図に
示した従来の高電圧回路の高電圧コンデンサに比
べて非常に小さな値で良い。また、入力信号が周
期的であつても、高電圧コンデンサ４の容量値
は、入力信号とは無関係に、双安定素子３の状態
を反転するときに必要な容量値を持つていれば良
いので、従来の高電圧回路のようにCR時定数を
入力信号に対応して選択するというような作業は
不必要となる。
このように本実施例によれば、高電圧コンデン
サ４の容量値を非常に小さくすることができ、こ
のことは集積化回路においては、従来回路におけ
る高電圧コンデンサおよび抵抗が大きな面積を必
要とするのに対し、小さな面積で作れることを意
味している。従つて、本発明の高電圧回路は集積
化した場合に特に有効である。
サ４の容量値を非常に小さくすることができ、こ
のことは集積化回路においては、従来回路におけ
る高電圧コンデンサおよび抵抗が大きな面積を必
要とするのに対し、小さな面積で作れることを意
味している。従つて、本発明の高電圧回路は集積
化した場合に特に有効である。
以上の実施例では、Ｎウエル構造のCMOS回
路を例にとり説明したが、Ｐウエル構造の
CMOS回路でも同様に本発明を実現できること
は明らかである。また、前記実施例では、双安定
素子として２組のインバータから構成された素子
を例にとつたが、これ以外の双安定素子を用いて
も本発明を容易に実施することも可能である。
路を例にとり説明したが、Ｐウエル構造の
CMOS回路でも同様に本発明を実現できること
は明らかである。また、前記実施例では、双安定
素子として２組のインバータから構成された素子
を例にとつたが、これ以外の双安定素子を用いて
も本発明を容易に実施することも可能である。
以上説明したように、本発明によれば、いかな
る入力信号に対しても、CMOSで構成された出
力段が正常動作する高電圧回路を得ることができ
る。
る入力信号に対しても、CMOSで構成された出
力段が正常動作する高電圧回路を得ることができ
る。
また、本発明は、各素子間が誘電体分離された
CMOS回路、例えばCMOS／SOSなどに適用し
た場合はCMOS回路として理想的である。
CMOS／SOSなどの場合には、各々のトランジ
スタの基板を各々のトランジスタのソースと同電
位にできるから、双安定素子をCMOS構成とす
ることができる。そのため、双安定素子の消費電
力を飛躍的に減少させることが可能となり高電圧
集積回路として最適である。
CMOS回路、例えばCMOS／SOSなどに適用し
た場合はCMOS回路として理想的である。
CMOS／SOSなどの場合には、各々のトランジ
スタの基板を各々のトランジスタのソースと同電
位にできるから、双安定素子をCMOS構成とす
ることができる。そのため、双安定素子の消費電
力を飛躍的に減少させることが可能となり高電圧
集積回路として最適である。
第１図は本発明による高電圧回路の一例を示す
図、第２図は従来の高電圧回路を示す図である。 １，８，９，２２……高電圧PMOSトランジ
スタ、２，２３……高電圧NMOSトランジスタ、
３……双安定素子、４，２０……高電圧コンデン
サ、５，１６……制御信号入力端子、６……双安
定素子の入力端子、７……双安定素子の出力素
子、１０，１１，２１……抵抗、１２，１７……
高電圧電源端子、１３……電圧印加端子、１４，
１９……高電圧出力端子、１５，１８……基準電
位印加端子。
図、第２図は従来の高電圧回路を示す図である。 １，８，９，２２……高電圧PMOSトランジ
スタ、２，２３……高電圧NMOSトランジスタ、
３……双安定素子、４，２０……高電圧コンデン
サ、５，１６……制御信号入力端子、６……双安
定素子の入力端子、７……双安定素子の出力素
子、１０，１１，２１……抵抗、１２，１７……
高電圧電源端子、１３……電圧印加端子、１４，
１９……高電圧出力端子、１５，１８……基準電
位印加端子。
Claims (1)
- １ 負荷トランジスタと駆動トランジスタとから
成る相補型回路の出力段を有する高電圧回路にお
いて、前記相補型回路の制御信号入力端子と前記
負荷トランジスタのゲートとの間に、コンデンサ
と、入力と論理的に同じ出力を有する双安定素子
との直列回路を備え、前記コンデンサの一方の端
子が前記制御信号入力端子に接続され、前記双安
定素子の出力端子が前記負荷トランジスタのゲー
トに接続され、前記制御信号入力端子がさらに前
記駆動トランジスタのゲートに接続されているこ
とを特徴とする高電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60024403A JPS61184920A (ja) | 1985-02-13 | 1985-02-13 | 高電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60024403A JPS61184920A (ja) | 1985-02-13 | 1985-02-13 | 高電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61184920A JPS61184920A (ja) | 1986-08-18 |
| JPH0544852B2 true JPH0544852B2 (ja) | 1993-07-07 |
Family
ID=12137197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60024403A Granted JPS61184920A (ja) | 1985-02-13 | 1985-02-13 | 高電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184920A (ja) |
-
1985
- 1985-02-13 JP JP60024403A patent/JPS61184920A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61184920A (ja) | 1986-08-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |