JPS5964916A - 閾値可変論理回路 - Google Patents
閾値可変論理回路Info
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- JPS5964916A JPS5964916A JP57175609A JP17560982A JPS5964916A JP S5964916 A JPS5964916 A JP S5964916A JP 57175609 A JP57175609 A JP 57175609A JP 17560982 A JP17560982 A JP 17560982A JP S5964916 A JPS5964916 A JP S5964916A
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- JP
- Japan
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- circuit
- gate
- fet
- input signal
- inverter
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
- H03K17/284—Modifications for introducing a time delay before switching in field effect transistor switches
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はシュミット・トリガ回路などに用いられる閾値
可変論理回路に係シ、特にインバータ回路またはノンイ
ンバータ回路として機能を選択可能な論理回路に関する
ものである。
可変論理回路に係シ、特にインバータ回路またはノンイ
ンバータ回路として機能を選択可能な論理回路に関する
ものである。
従来、シュミット・トリガ回路は入力信号と出力信号と
の間にヒステリシス特性を有していることから雑音余裕
度が犬き〈、入力信号にきまれる雑音等に対して誤動作
しにくり、また入力信号の立上がり及び立下がりのゆる
やかなものを予め設定されたスレッシュホールド電圧で
急峻な立上がり及び立下がりをもつ波形に変換する時な
どに広く用いられている。ここで、良好なヒステリンス
特性をもつンユミット・トリガ回路として特公昭５５−
９０１３０号公報に開示されている従来のシュミット・
トリガ回路の一例を第１図に、その基本回路となる相補
形ＵＯＳインバータ（以下、ＣＩＪ ＯＳインバータと
略称する）回路を第２図に、第２図で示しだＣＩＪＯＳ
インバータの入出力特性曲線を第３図に、第１図のシュ
ミット・トリガ回路の各信号のタイミングチャートを第
４図に示す。第１図においてＩ（Ｂ ＋ ＩＯ２及びＩ
Ｏ３はＰチャネルＭＯＳトランジスタ及びＮチャネルＵ
ＯＳ）ランジスタからなるｃｕｏｓインバータ回路であ
る。
の間にヒステリシス特性を有していることから雑音余裕
度が犬き〈、入力信号にきまれる雑音等に対して誤動作
しにくり、また入力信号の立上がり及び立下がりのゆる
やかなものを予め設定されたスレッシュホールド電圧で
急峻な立上がり及び立下がりをもつ波形に変換する時な
どに広く用いられている。ここで、良好なヒステリンス
特性をもつンユミット・トリガ回路として特公昭５５−
９０１３０号公報に開示されている従来のシュミット・
トリガ回路の一例を第１図に、その基本回路となる相補
形ＵＯＳインバータ（以下、ＣＩＪ ＯＳインバータと
略称する）回路を第２図に、第２図で示しだＣＩＪＯＳ
インバータの入出力特性曲線を第３図に、第１図のシュ
ミット・トリガ回路の各信号のタイミングチャートを第
４図に示す。第１図においてＩ（Ｂ ＋ ＩＯ２及びＩ
Ｏ３はＰチャネルＭＯＳトランジスタ及びＮチャネルＵ
ＯＳ）ランジスタからなるｃｕｏｓインバータ回路であ
る。
Ｎ月及びＮ。２はＰチャネル［０８）ランジスタ及びＩ
−Ｊチャネル１ｖｌＯＳトランジスタからなるＣｒＡ
ＯＳナントゲートであり、それぞれの出力をクロス接続
してセット・リセット型フリップ・フロッグ回路を構成
している。入力信号ＩＮはＣＭＯＳインバータエ。１及
びＭｏ２のゲート入力に接続され、ＣＭＯＳインバータ
エ。２の出力はｃｕｏｓインバータエ。８のゲート入力
に接続される。更にｃｕｏｓインバータＩＯ＋及び工。
−Ｊチャネル１ｖｌＯＳトランジスタからなるＣｒＡ
ＯＳナントゲートであり、それぞれの出力をクロス接続
してセット・リセット型フリップ・フロッグ回路を構成
している。入力信号ＩＮはＣＭＯＳインバータエ。１及
びＭｏ２のゲート入力に接続され、ＣＭＯＳインバータ
エ。２の出力はｃｕｏｓインバータエ。８のゲート入力
に接続される。更にｃｕｏｓインバータＩＯ＋及び工。
３の出力はそれぞれＣｋ４０Ｓナンドゲー） Ｎｏｔの
セット入力及びリセット入力に接続されている。
セット入力及びリセット入力に接続されている。
ＴＰはＰチャンネルＭＯＳトランジスタ、ＴＮはＮチャ
ンネルＭＯ８）ランジスタ、ＶＤＤは電源電位、Ｇ Ｎ
Ｄは接地′電位を表わす。第２１ン１のＣＭｏ５イン
バータの入力ＶＩＮ対出力ＶＯＵＴの特性は第３図のに
示す曲線となり、該入出力特性曲線とＶＩＮ ＝＝ Ｖ
ＯＵＴとの交点を回路閾値電圧ＶＴとすると、ＶＴは次
式で表わされる。
ンネルＭＯ８）ランジスタ、ＶＤＤは電源電位、Ｇ Ｎ
Ｄは接地′電位を表わす。第２１ン１のＣＭｏ５イン
バータの入力ＶＩＮ対出力ＶＯＵＴの特性は第３図のに
示す曲線となり、該入出力特性曲線とＶＩＮ ＝＝ Ｖ
ＯＵＴとの交点を回路閾値電圧ＶＴとすると、ＶＴは次
式で表わされる。
ここでＶｔｈＮ：ＮチャネルＭＯ８）ランジスタの閾値
電圧、ｖｔｈＰ：ＰチャネルＶＯＳトランジスタ１１句
値電圧、 βＮ：ＮチャネルＭＯＳトランジスタの電流増幅率、β
Ｐ：Ｐチャネル［０８）ランジスタの電流増幅率 上Ｍｅ ｆｉ１式でβＰ〈βＮ−菌とするとＶＴ ＝
ＶｔｈＮ ・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・ （２１１だ（
１）式を変形して 一ヒ記（３）式でβｉ＋（βＰ＝ωとするとＶＴ ＝
ＶＤＤ −１ｖｔｈｐ ｌ ・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・ （４）
り上のようにｃｕｏｓインバータを構成する各トＡＯＳ
トランジスタの敵流増幅部βＮ、βＰとの比によって回
路閾値ＶＴを（２）式で得られたｖｔｈＮ（この陽合の
入出力特性曲線は第３図■）から（４）式で１１斗られ
だＶＤＤ −ｌｖｔ、ｂｐｌ （この場合の入出力特
性曲線は第３図◎）−１で可変できる。
電圧、ｖｔｈＰ：ＰチャネルＶＯＳトランジスタ１１句
値電圧、 βＮ：ＮチャネルＭＯＳトランジスタの電流増幅率、β
Ｐ：Ｐチャネル［０８）ランジスタの電流増幅率 上Ｍｅ ｆｉ１式でβＰ〈βＮ−菌とするとＶＴ ＝
ＶｔｈＮ ・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・ （２１１だ（
１）式を変形して 一ヒ記（３）式でβｉ＋（βＰ＝ωとするとＶＴ ＝
ＶＤＤ −１ｖｔｈｐ ｌ ・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・ （４）
り上のようにｃｕｏｓインバータを構成する各トＡＯＳ
トランジスタの敵流増幅部βＮ、βＰとの比によって回
路閾値ＶＴを（２）式で得られたｖｔｈＮ（この陽合の
入出力特性曲線は第３図■）から（４）式で１１斗られ
だＶＤＤ −ｌｖｔ、ｂｐｌ （この場合の入出力特
性曲線は第３図◎）−１で可変できる。
ここで前ｆ１六゛Ｌに流増幅率βはＭＯＳ）ランジスタ
の寸決ｑ素であるＷ／ｌ、 （Ｗ ：チャネル長、Ｌ：
チャネル幅）に比例する値として得られるこバークの回
路閾値’ＶＴを可変させ１与る。次に、第１図のシュミ
ット・トリガ回路の動作を説明する。入力信号ＩＮが接
続されたＣ ＩＪ ＯＳインバータエ。１及び工。２は
、回Ｉｖｒ閾値ＶＴが上述したようにインバータを構成
する１、４０Ｓ）ランジスタの電流増幅率βの比によっ
て可変し得ることに基づきＣ）ＪＯＳインバータ■。Ｉ
は高い閾値に、またＩ（１２は低い閾値に設定されてい
るとするごユミット・トリガ１回路の入力信号ＩＮ、↓ 出力信ＯＵＴ、ＣＭＯＳナントゲートＮｏｔの入力信号
Ｓ、ｃＭＯＳインバータ回路ＩＯ２の出力信号Ｐ及びＣ
Ｍ ＯＥｉテナントート１七２の入力信号Ｒの各信号の
タイミングチャートを第４図に示す。まず同図において
時間Ｔ１の状態を考える。入力信号Ｉ Ｎの′電位は充
分低い、従ってフリップ・フロップ回路のセット入力Ｓ
は”１゛１、リセット人力Ｒは０“となシ出力信号○Ｕ
Ｔ （ｒよ０”となる。次に入力信号ＩＮの′収斂が
上荷していき時間Ｔ２に達するとまず低い閾値に設定さ
れたＣ’１Ｖ４ＯＳインバータエ。２が反転して”Ｏ１
′となる。しかし、この状態では出力信号ＯＵＴは変化
しない。更に入力信号ＩＮの電位が上昇するとやがて時
間Ｔ３に達し高い閾値をもつＣＭ ＯＳインバータＩＯ
＋も反転して０″になる。
の寸決ｑ素であるＷ／ｌ、 （Ｗ ：チャネル長、Ｌ：
チャネル幅）に比例する値として得られるこバークの回
路閾値’ＶＴを可変させ１与る。次に、第１図のシュミ
ット・トリガ回路の動作を説明する。入力信号ＩＮが接
続されたＣ ＩＪ ＯＳインバータエ。１及び工。２は
、回Ｉｖｒ閾値ＶＴが上述したようにインバータを構成
する１、４０Ｓ）ランジスタの電流増幅率βの比によっ
て可変し得ることに基づきＣ）ＪＯＳインバータ■。Ｉ
は高い閾値に、またＩ（１２は低い閾値に設定されてい
るとするごユミット・トリガ１回路の入力信号ＩＮ、↓ 出力信ＯＵＴ、ＣＭＯＳナントゲートＮｏｔの入力信号
Ｓ、ｃＭＯＳインバータ回路ＩＯ２の出力信号Ｐ及びＣ
Ｍ ＯＥｉテナントート１七２の入力信号Ｒの各信号の
タイミングチャートを第４図に示す。まず同図において
時間Ｔ１の状態を考える。入力信号Ｉ Ｎの′電位は充
分低い、従ってフリップ・フロップ回路のセット入力Ｓ
は”１゛１、リセット人力Ｒは０“となシ出力信号○Ｕ
Ｔ （ｒよ０”となる。次に入力信号ＩＮの′収斂が
上荷していき時間Ｔ２に達するとまず低い閾値に設定さ
れたＣ’１Ｖ４ＯＳインバータエ。２が反転して”Ｏ１
′となる。しかし、この状態では出力信号ＯＵＴは変化
しない。更に入力信号ＩＮの電位が上昇するとやがて時
間Ｔ３に達し高い閾値をもつＣＭ ＯＳインバータＩＯ
＋も反転して０″になる。
これにより出力１３号ＯＵＴが反転し１１′となる。
入力信号ＩＮは最も高い電位に達した後、次第に降下し
ていく。やがて時間Ｔ４に達するとまず高い閾値をもつ
Ｃｈａｏｓインバータエ。１ が反転して６１″となる
。しかし、この状態では出力信号ＯＵＴは変化しない。
ていく。やがて時間Ｔ４に達するとまず高い閾値をもつ
Ｃｈａｏｓインバータエ。１ が反転して６１″となる
。しかし、この状態では出力信号ＯＵＴは変化しない。
史に入力信号ＩＮの′は位が降下するとやがて時間Ｔ５
に達し低い閾値’４ ｒｆｆをもつＣＭＯＳインバータ
ｌ０１１も反転してｎ Ｉ Ｉ＋になる。これによシ出
力信号ＯＵＴが反転して７１１となる。以上のようにセ
ット・リセット型フリップ・フロップ回路及びＣＭＯＳ
インバータ回路で構成されるに２１図の回路はそれぞれ
のＣＭＯＳインバータに設定された異なる回路１ｉ値に
より入力信号ＩＮと出力信号ＯＵＴとの間にヒステリシ
ス特性をもつシュミット・トリガ回路として動作する。
に達し低い閾値’４ ｒｆｆをもつＣＭＯＳインバータ
ｌ０１１も反転してｎ Ｉ Ｉ＋になる。これによシ出
力信号ＯＵＴが反転して７１１となる。以上のようにセ
ット・リセット型フリップ・フロップ回路及びＣＭＯＳ
インバータ回路で構成されるに２１図の回路はそれぞれ
のＣＭＯＳインバータに設定された異なる回路１ｉ値に
より入力信号ＩＮと出力信号ＯＵＴとの間にヒステリシ
ス特性をもつシュミット・トリガ回路として動作する。
上述したようなシュミット・トリガ回路などに使用され
る第２図に示したような従来のＣＭＯＳインバータは、
その回路閾値を可変させるためには前述したようにＶＯ
Ｓ）ランジスタのパラメータを変える必要があるので面
倒である。
る第２図に示したような従来のＣＭＯＳインバータは、
その回路閾値を可変させるためには前述したようにＶＯ
Ｓ）ランジスタのパラメータを変える必要があるので面
倒である。
しかもｕｏｓトランジスタの製造後のインバータ使用段
階で回路閾値を変更させる必要が生じた場合には、これ
に応じることができなかった。
階で回路閾値を変更させる必要が生じた場合には、これ
に応じることができなかった。
本発明は上記の事情に鋺みてなされたもので、回路閾値
を簡単にかつ回路使用段１階でも自由に変更でき、しか
もインバータ寸たはノンインバータとしての機能を選択
し得る閾値可変論理回路全提供するものである。
を簡単にかつ回路使用段１階でも自由に変更でき、しか
もインバータ寸たはノンインバータとしての機能を選択
し得る閾値可変論理回路全提供するものである。
すなわち、本発明の閾値町ｆ論理回路は、０ＭＯ８−Ｆ
Ｆ１Ｔ （相補型絶縁ゲート＆界効果トランジスタ）を
用いて入力信号ＩＮを閾値設定用基準電圧Ｖｒｅ ｆ
と電圧比較するものである。その構成は、第１電源と
第２屯源との間に、第１４ ”ｈ型の第１のＰＥＴと第
２導電型（上記第１導電型とは逆の導電型）の第２のＦ
ＥＴとを直列に接続すると共に第１４電型の第３のＦＥ
Ｔと第２導電型の框４のＦＥＴとを直列に接続し、上記
第２のＦｇＴのゲートとドレインおよび第４のＦＥＴの
ゲートを共通接続し、前記第１のＦＥＴのゲートおよび
第３のＦＥＴのゲートに入力信号ＩＮあるいは基準電圧
’Ｖｒｅ ｆの相異なる一方をそれぞれ入力させ、第３
のＦＩｌｉｉＴと第４のＦＥＴとの接続点から出力を得
るようにしたものである。
Ｆ１Ｔ （相補型絶縁ゲート＆界効果トランジスタ）を
用いて入力信号ＩＮを閾値設定用基準電圧Ｖｒｅ ｆ
と電圧比較するものである。その構成は、第１電源と
第２屯源との間に、第１４ ”ｈ型の第１のＰＥＴと第
２導電型（上記第１導電型とは逆の導電型）の第２のＦ
ＥＴとを直列に接続すると共に第１４電型の第３のＦＥ
Ｔと第２導電型の框４のＦＥＴとを直列に接続し、上記
第２のＦｇＴのゲートとドレインおよび第４のＦＥＴの
ゲートを共通接続し、前記第１のＦＥＴのゲートおよび
第３のＦＥＴのゲートに入力信号ＩＮあるいは基準電圧
’Ｖｒｅ ｆの相異なる一方をそれぞれ入力させ、第３
のＦＩｌｉｉＴと第４のＦＥＴとの接続点から出力を得
るようにしたものである。
したがって、入力信号ＩＮと基準電圧Ｖｒｅｆとの大き
さ関係に応じて第３のＦＥＴおよび第′４のＦＥＴの導
通・非導通状態が定まり、これによって出力の論理レベ
ルが定まるようになる。
さ関係に応じて第３のＦＥＴおよび第′４のＦＥＴの導
通・非導通状態が定まり、これによって出力の論理レベ
ルが定まるようになる。
この場合、嗅に基準電圧Ｖｒｅｆを可変するだけでＩ１
路・・Ｉｊ値を簡単に可変でき、しかも回路形成後にお
いて回路閾値を自由に可変できるようになる。
路・・Ｉｊ値を簡単に可変でき、しかも回路形成後にお
いて回路閾値を自由に可変できるようになる。
以下、１図面を参照して本発明の一実施例を詳紺ＩＫ説
明する。
明する。
第５図において、１〜４はそれぞれＭＯＳ−ＦＥＴ（以
下ＦＥＴと略称する）であり、このうち第１、第３のＦ
ＥＴ１，３はＰチャンネル、第２、第４０ＦＥＴ’２．
４はＮチャンネルである。そして、ＶＤＤ電位の第１
’Ｋ ｒｆＦと接地（ＧＮＤ）電位の第２゛屯源との間
には、第１のＦＥＴ１および第２のＦＥＴ’；？が直ｔ
ｉ＋］に接続されると共に第３のＦＥＴ Ｊおよび第４
のＦＥＴＭが匣何に接続されている。さらに、第２のＦ
ｇ’ｒ２のゲートとドレインおよび第４のＦＥＴＥのゲ
ートは共通に接続されており、第２のＦＥＴＪと第４の
ＦＥＴ４との接続点から出力が取り出されるようになっ
ている。
下ＦＥＴと略称する）であり、このうち第１、第３のＦ
ＥＴ１，３はＰチャンネル、第２、第４０ＦＥＴ’２．
４はＮチャンネルである。そして、ＶＤＤ電位の第１
’Ｋ ｒｆＦと接地（ＧＮＤ）電位の第２゛屯源との間
には、第１のＦＥＴ１および第２のＦＥＴ’；？が直ｔ
ｉ＋］に接続されると共に第３のＦＥＴ Ｊおよび第４
のＦＥＴＭが匣何に接続されている。さらに、第２のＦ
ｇ’ｒ２のゲートとドレインおよび第４のＦＥＴＥのゲ
ートは共通に接続されており、第２のＦＥＴＪと第４の
ＦＥＴ４との接続点から出力が取り出されるようになっ
ている。
而して、第５図（ａ）に示すように、帛１のＦＥＴ１の
ゲート電極および第３のＦＥＴＪのケ−ト電汐にそれぞ
れ対応して基準電圧Ｖｒｅ ｆおよび入力信号Ｉ 、Ｎ
が与えられ、あるいは上記とは１１条に第５ ｌＸ１
（ｂ）に示すように第１のＦｇ’ｒｚのゲート（・Ｃ入
力信号ＩＮ、第３のＦＥＴ、？のゲートに病Ｌヲ軍圧Ｖ
ｒｅｆが与えられて１更用されるものであり、以下それ
ぞれの使用態様ｅておける動作を［牌１明する。
ゲート電極および第３のＦＥＴＪのケ−ト電汐にそれぞ
れ対応して基準電圧Ｖｒｅ ｆおよび入力信号Ｉ 、Ｎ
が与えられ、あるいは上記とは１１条に第５ ｌＸ１
（ｂ）に示すように第１のＦｇ’ｒｚのゲート（・Ｃ入
力信号ＩＮ、第３のＦＥＴ、？のゲートに病Ｌヲ軍圧Ｖ
ｒｅｆが与えられて１更用されるものであり、以下それ
ぞれの使用態様ｅておける動作を［牌１明する。
第５１ｆｆｉ（ａ）の回路において、久方信号ＩＮレベ
ルが基準電圧Ｖｒｅｆと等しいもしくはそれよシ商いと
きには、ん３のＦＥＴ３はオフになるが、第１ＯＦＥＴ
７および第２のＦＥＴ２はオンになり、第４のＦＥＴ４
もオンになる。したがって、棺４のＦＥＴ ４のドレイ
ンは″０″レベル（ＧＮＤ電位）Ｋなる。上記とは逆に
、入力レベルが基準電圧Ｖｒｅｆより低いときには、第
３のＦＥＴ３はオンレζなるが、第１のＦ ＥＴ １．
第２のＦＥＴ２、第４のＦＦ、Ｔ４はオフになる。
ルが基準電圧Ｖｒｅｆと等しいもしくはそれよシ商いと
きには、ん３のＦＥＴ３はオフになるが、第１ＯＦＥＴ
７および第２のＦＥＴ２はオンになり、第４のＦＥＴ４
もオンになる。したがって、棺４のＦＥＴ ４のドレイ
ンは″０″レベル（ＧＮＤ電位）Ｋなる。上記とは逆に
、入力レベルが基準電圧Ｖｒｅｆより低いときには、第
３のＦＥＴ３はオンレζなるが、第１のＦ ＥＴ １．
第２のＦＥＴ２、第４のＦＦ、Ｔ４はオフになる。
したがって、化３のＦＥＴＭのドレインは１１′ルベル
（ＶＤＤ電位）になる。即ち、入力信号Ｉ Ｎは基準電
圧Ｖｒｅ ｆにより論理判定され、判定論理レベルとは
逆の論理レベルの出力○ＵＴが得られるので、第５図（
ａ）の回路はインバータ機能を有する。
（ＶＤＤ電位）になる。即ち、入力信号Ｉ Ｎは基準電
圧Ｖｒｅ ｆにより論理判定され、判定論理レベルとは
逆の論理レベルの出力○ＵＴが得られるので、第５図（
ａ）の回路はインバータ機能を有する。
第５図（ｂ）の回路において、入力信号■Ｉ４レベルが
基準電圧Ｖｒｅｆ と等しいあるいはそれよシ低いと
きには、第３のＦＥＴ３はオフになるが、第１１０ＦＥ
Ｔおよび第２０ＦＥＴ２はオンになシ、第４のＦＥＴ４
もオンになる。しだがって、第４のＦＥＴ ４のドレイ
ンは″０″レベル（ｆ）ＮＤ正電位になる。上記とは逆
に、入力レベルが基準電圧Ｖｒｅｆ よシ高いときに
は、第３のＦＥＴ３はオンになるが、第１のＦＥＴ２、
第２０ＦＥＴ２、第４のＦＥＴ（はオフになる。
基準電圧Ｖｒｅｆ と等しいあるいはそれよシ低いと
きには、第３のＦＥＴ３はオフになるが、第１１０ＦＥ
Ｔおよび第２０ＦＥＴ２はオンになシ、第４のＦＥＴ４
もオンになる。しだがって、第４のＦＥＴ ４のドレイ
ンは″０″レベル（ｆ）ＮＤ正電位になる。上記とは逆
に、入力レベルが基準電圧Ｖｒｅｆ よシ高いときに
は、第３のＦＥＴ３はオンになるが、第１のＦＥＴ２、
第２０ＦＥＴ２、第４のＦＥＴ（はオフになる。
したがって、第３のＦＥＴ３のドレインは″１″レベル
（ＶＤＤ 電６ｔ ）になる。即ち、入力信号Ｉ Ｎは
基準電圧Ｖｒｅｆ によシ論理判定され、判定論理レ
ベルと同じ論理レベルの出力ＯＵＴが得られるので、第
５図（ｂ）の回路はノンインバータ機能を有する。
（ＶＤＤ 電６ｔ ）になる。即ち、入力信号Ｉ Ｎは
基準電圧Ｖｒｅｆ によシ論理判定され、判定論理レ
ベルと同じ論理レベルの出力ＯＵＴが得られるので、第
５図（ｂ）の回路はノンインバータ機能を有する。
上述した第５図（ａ） ｌ （ｂ）のいずれの回路にお
いても、椛準電圧Ｖｒｅｆ を単に変更するだけで回
路閾値を変更することができ、しかも使用するＭＯＳ−
ＦＥＴの製造後において回路１ｆｆｉ値を変更すること
ができるので、汎用性に富んでいる。
いても、椛準電圧Ｖｒｅｆ を単に変更するだけで回
路閾値を変更することができ、しかも使用するＭＯＳ−
ＦＥＴの製造後において回路１ｆｆｉ値を変更すること
ができるので、汎用性に富んでいる。
なお、本発明は上記実施例に限るものではなく、第５図
（ａ） 、 （ｂ）の！ｆｉ Ｆ Ｅ Ｔの導電型を逆
にすると共に各は源の駐屯関係を逆にして第６図（ａ）
（ｂ） Ｋ示すように変形実施することも可能である。
（ａ） 、 （ｂ）の！ｆｉ Ｆ Ｅ Ｔの導電型を逆
にすると共に各は源の駐屯関係を逆にして第６図（ａ）
（ｂ） Ｋ示すように変形実施することも可能である。
ｇｇ ６ ｒｓ＋ （ａ）の回路においては、第１〜第
４のＭＯＳ −ＦＥＴ １’ 〜４’により、前述し
た第５図（ａ）の回路の動作に準じてインバータとして
の動作がｉｔ＋られる。寸だ、ｖＪ６１図（ｂ）の回路
においては、犯１〜第４のＭＯ８ＦＥＴＩ’〜４′によ
り、前述した第５１５Ｕ （ｂ）の回路の動作に準じて
ノンインバータとしての・助１乍が１外られる。
４のＭＯＳ −ＦＥＴ １’ 〜４’により、前述し
た第５図（ａ）の回路の動作に準じてインバータとして
の動作がｉｔ＋られる。寸だ、ｖＪ６１図（ｂ）の回路
においては、犯１〜第４のＭＯ８ＦＥＴＩ’〜４′によ
り、前述した第５１５Ｕ （ｂ）の回路の動作に準じて
ノンインバータとしての・助１乍が１外られる。
上述したように本発明の閾値可変論理回路によれ（−丁
、回路ｌ−ｉ値を簡単にかつ回路使用段階でも自由に疼
ｊＰｉでき、しかもインバータまたはノンイン・・−夕
としての機能を選択することができ、ＣＭＯ８集積回路
などに使用して好適である。
、回路ｌ−ｉ値を簡単にかつ回路使用段階でも自由に疼
ｊＰｉでき、しかもインバータまたはノンイン・・−夕
としての機能を選択することができ、ＣＭＯ８集積回路
などに使用して好適である。
第１図は従来のシュミット・トリガ回路を示す回路１メ
１、第２図は第１図のＣＭ ＯＳインバータを取り出し
、で示す回路１ぶ１、兎３図１ｆま第２１．’ｃ＋のイ
ンバータの特性曲線図、第４図は第１１ネ１の回路ｆｉ
ｌ＋作を示すタイミングチャート、第５図は本発明ＶＣ
５る閾値可変、倫理回路の一実施例を示すもので、同図
（１）はインバータ回路、同図（ｂ）はノンインバータ
回路を示す回路図、第６１囚は本発明の他の実施列を示
すもので、同図（ａ）はインバータ回路、同ＬＪ （ｂ
）はノンインバータ回路を示す回路図である。 １〜４，１′〜４′・・・ＭＯＳ−ＦＥＴ 、 Ｉ Ｎ
・・・入力信号、Ｖｒｅｆ・・・基＄電圧。 出願人代理人 弁理士 鈴 江 武 彦第１図
第２図 第３図 第４図 第５図 （ａ） （ｂ） 第６図 （ａ） （ｂ）
１、第２図は第１図のＣＭ ＯＳインバータを取り出し
、で示す回路１ぶ１、兎３図１ｆま第２１．’ｃ＋のイ
ンバータの特性曲線図、第４図は第１１ネ１の回路ｆｉ
ｌ＋作を示すタイミングチャート、第５図は本発明ＶＣ
５る閾値可変、倫理回路の一実施例を示すもので、同図
（１）はインバータ回路、同図（ｂ）はノンインバータ
回路を示す回路図、第６１囚は本発明の他の実施列を示
すもので、同図（ａ）はインバータ回路、同ＬＪ （ｂ
）はノンインバータ回路を示す回路図である。 １〜４，１′〜４′・・・ＭＯＳ−ＦＥＴ 、 Ｉ Ｎ
・・・入力信号、Ｖｒｅｆ・・・基＄電圧。 出願人代理人 弁理士 鈴 江 武 彦第１図
第２図 第３図 第４図 第５図 （ａ） （ｂ） 第６図 （ａ） （ｂ）
Claims (1)
- 【特許請求の範囲】 （１１第１乃至楊４（０ＭＯ８−Ｆ’ＥＴ（ｅｉゲート
型電界効泌トランジスタ）のうち、第１１第３０ＦＥＴ
／ｄ第１４電型であり、射２、第４のＦＥＴは上記第１
４ｆｔ型とは逆の導電型の第２導電型であって、第１電
源と第２電源との間に前記ｆｊｌのＦＥ’ｌ’と第２の
ＦＥ’ｒとが直列に接続されると共に第３０ＦＥＴと第
４のＦｇＴとが直列に接続され、第２０ＦＥ’Ｉ’のド
レインおよびゲートと第４のＦＥＴのゲートとが共３Ｆ
！ｉ接続されてなシ、第１のＦＥＴのゲートおよび第３
のＦＥＴのゲートに入力信号あるいは閾値設定用基準＠
圧の相異なる一方が与えられ、海！３０ＦＥＴと第４の
ＦＥＴとの接続点から出力を取シ出すことを特徴とする
閾値ｉ１５］変論理回路。 ＋２１前記第１のＦＢＴのゲートに前記基準電圧が与え
られ、第３のＦｇＴのゲートに前記入力信号が与えられ
ることによって、インバータ回路を形成することを特徴
とする特許 求の範囲第１項記載の閾値可変論理回路。 （３）前記第１のＦＥＴのゲートに前記入力信号が与え
られ、第３のＦＥＴのゲートに前記基準電圧が与えられ
ることによって、ノンインバータ回路を形成することを
特徴とする前記特許請求の範囲第１項記載の閾値可変論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175609A JPS5964916A (ja) | 1982-10-06 | 1982-10-06 | 閾値可変論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175609A JPS5964916A (ja) | 1982-10-06 | 1982-10-06 | 閾値可変論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5964916A true JPS5964916A (ja) | 1984-04-13 |
Family
ID=15999081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175609A Pending JPS5964916A (ja) | 1982-10-06 | 1982-10-06 | 閾値可変論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5964916A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4782251A (en) * | 1986-01-09 | 1988-11-01 | Kabushiki Kaisha Toshiba | Level conversion circuit |
| US5440242A (en) * | 1992-05-27 | 1995-08-08 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | CMOS pull-up input network |
| US5477170A (en) * | 1994-02-17 | 1995-12-19 | Nec Corporation | Comparator capable of preventing large noise voltage |
| FR2735301A1 (fr) * | 1995-06-09 | 1996-12-13 | Sgs Thomson Microelectronics | Inverseur cmos a charge active |
| US5675268A (en) * | 1995-10-03 | 1997-10-07 | Motorola, Inc. | Overcurrent detection circuit for a power MOSFET and method therefor |
-
1982
- 1982-10-06 JP JP57175609A patent/JPS5964916A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4782251A (en) * | 1986-01-09 | 1988-11-01 | Kabushiki Kaisha Toshiba | Level conversion circuit |
| US5440242A (en) * | 1992-05-27 | 1995-08-08 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | CMOS pull-up input network |
| US5477170A (en) * | 1994-02-17 | 1995-12-19 | Nec Corporation | Comparator capable of preventing large noise voltage |
| FR2735301A1 (fr) * | 1995-06-09 | 1996-12-13 | Sgs Thomson Microelectronics | Inverseur cmos a charge active |
| US5675268A (en) * | 1995-10-03 | 1997-10-07 | Motorola, Inc. | Overcurrent detection circuit for a power MOSFET and method therefor |
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