JPH0546108B2 - - Google Patents
Info
- Publication number
- JPH0546108B2 JPH0546108B2 JP61167925A JP16792586A JPH0546108B2 JP H0546108 B2 JPH0546108 B2 JP H0546108B2 JP 61167925 A JP61167925 A JP 61167925A JP 16792586 A JP16792586 A JP 16792586A JP H0546108 B2 JPH0546108 B2 JP H0546108B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- drain
- impurity concentration
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/662—Vertical DMOS [VDMOS] FETs having a drift region having a doping concentration that is higher between adjacent body regions relative to other parts of the drift region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、高出力の縦型絶縁ゲート型電界効
果トランジスタ（以下、Ｍ SFETと記す）の製
造方法に関する。
果トランジスタ（以下、Ｍ SFETと記す）の製
造方法に関する。
従来、MOSFETは、そのほとんどが、第７図
に示すような構造である。これは、第１導電型の
半導体基板１の表面近傍に、互いに離れて第２導
電型のソース領域４およびドレーン領域３が形成
され、両領域間の基板１の表面上に形成されたゲ
ート絶縁膜６とその下のチヤネル領域２とを有
し、ソース、ドレーン、ゲートの各電極７，５が
同一表面上に設けられている。
に示すような構造である。これは、第１導電型の
半導体基板１の表面近傍に、互いに離れて第２導
電型のソース領域４およびドレーン領域３が形成
され、両領域間の基板１の表面上に形成されたゲ
ート絶縁膜６とその下のチヤネル領域２とを有
し、ソース、ドレーン、ゲートの各電極７，５が
同一表面上に設けられている。
上記MOSFETの出力電流IDは、一般によく知
られているように、上記チヤネル領域２の長さを
Ｌ、幅の総和をＷとすれば、Ｗ／Ｌに比例する。
そこで、大きな出力電流を得ようとする場合には
Ｗ／Ｌを大きくすることが必要である。値は、加
工精度やパンチスルー現象などにより制限される
ので、上記構造で、大きな出力電流を得るために
は、Ｗを大きくすることが必要となる。そのため
には、出力電流の増加に直接には寄与しない上記
ソース領域４およびドレーン領域３を小さくする
ことが有効となる。しかし、上記構造では、上記
両領域の取り出し電極７が同一表面上に形成され
ているため、上記４，３の領域を小さくはでき
ず、チツプサイズが定められると、とり得るＷの
値にも自ずと限界があり、大きな出力電流を得る
ためには最適な構造ではなかつた。
られているように、上記チヤネル領域２の長さを
Ｌ、幅の総和をＷとすれば、Ｗ／Ｌに比例する。
そこで、大きな出力電流を得ようとする場合には
Ｗ／Ｌを大きくすることが必要である。値は、加
工精度やパンチスルー現象などにより制限される
ので、上記構造で、大きな出力電流を得るために
は、Ｗを大きくすることが必要となる。そのため
には、出力電流の増加に直接には寄与しない上記
ソース領域４およびドレーン領域３を小さくする
ことが有効となる。しかし、上記構造では、上記
両領域の取り出し電極７が同一表面上に形成され
ているため、上記４，３の領域を小さくはでき
ず、チツプサイズが定められると、とり得るＷの
値にも自ずと限界があり、大きな出力電流を得る
ためには最適な構造ではなかつた。
一方、MOSFETで、高相互コンダクタンスを
得るために、第８図に示す構造のものがある。こ
れは、第２導電型のドレーン基板（ドレーン領
域）３上に形成した同導電型の低不純物濃度領域
１１に、第１導電型のベース領域２と第２導電型
のソース領域４とを２重拡散によつて作り、ドレ
ーン領域３の裏面から電極８を取り出す構造をし
ている。この構造では、チヤンネル長Ｌを２重拡
散により決定し、ドレーン電極８を裏面から取り
出すことで、前記第７図で示した従来のものに比
べ、相互コンダクタンスは大幅に改善できる。こ
のような例として、例えば、特公昭48−40814号
公報や、日本応用物理Vol.39、1970、第105頁乃
至第110頁「DSAMOSFET」等かある。
得るために、第８図に示す構造のものがある。こ
れは、第２導電型のドレーン基板（ドレーン領
域）３上に形成した同導電型の低不純物濃度領域
１１に、第１導電型のベース領域２と第２導電型
のソース領域４とを２重拡散によつて作り、ドレ
ーン領域３の裏面から電極８を取り出す構造をし
ている。この構造では、チヤンネル長Ｌを２重拡
散により決定し、ドレーン電極８を裏面から取り
出すことで、前記第７図で示した従来のものに比
べ、相互コンダクタンスは大幅に改善できる。こ
のような例として、例えば、特公昭48−40814号
公報や、日本応用物理Vol.39、1970、第105頁乃
至第110頁「DSAMOSFET」等かある。
しかし、第８図の構造においては、ベース領域
２の不純物濃度より低不純物濃度領域１１の不純
物濃度が低いことが必然的に要求され、しかも、
ベース領域２からドレーン領域３に至る距離が長
くなるので、ベース領域２と直列に高い抵抗が入
つたことになり、相互コンダクタンスが大きい割
にオン抵抗が大きい欠点を有し、特性の良好な高
出力のMOSFETに適した構造としてはなお満足
なものではなかつた。とくに、この構造におい
て、ドレーン耐圧を上げるためには、１１の低不
純物領域の表面での不純物濃度を精度良く制御し
なければならず、耐圧の高いMOSFETを歩留り
良く作成することが困難であつた。
２の不純物濃度より低不純物濃度領域１１の不純
物濃度が低いことが必然的に要求され、しかも、
ベース領域２からドレーン領域３に至る距離が長
くなるので、ベース領域２と直列に高い抵抗が入
つたことになり、相互コンダクタンスが大きい割
にオン抵抗が大きい欠点を有し、特性の良好な高
出力のMOSFETに適した構造としてはなお満足
なものではなかつた。とくに、この構造におい
て、ドレーン耐圧を上げるためには、１１の低不
純物領域の表面での不純物濃度を精度良く制御し
なければならず、耐圧の高いMOSFETを歩留り
良く作成することが困難であつた。
一方、第１図は、本発明に先立つて本発明者等
によつて検討されたMOSFETの断面構造を示す
ものである。
によつて検討されたMOSFETの断面構造を示す
ものである。
図において、１はドレーン基板、２はベース領
域、３はドレーン領域、４はソース領域、５はゲ
ート電極、６はゲート用シリコン酸化膜、７，
８，９はそれぞれソース、ドレーンおよびゲート
の取り出し電極、１０は保護絶縁膜である。
域、３はドレーン領域、４はソース領域、５はゲ
ート電極、６はゲート用シリコン酸化膜、７，
８，９はそれぞれソース、ドレーンおよびゲート
の取り出し電極、１０は保護絶縁膜である。
この構造の特徴は、ドレーン領域３の電極取り
出しが、ドレーン基板１を介して、その裏面から
行なわれていることであり、電流が装置の表面か
ら裏面へと流せることである。また、ベース領域
２が複数個配置されている。その結果、装置の同
一表面上に、ソース電極およびドレーン領域が配
置されている通常のMOSFETに比べ、電流の取
り出しが容易で、同一チツプサイズにおいては、
有効なチヤネル面積（幅）が大きくでき、大電流
の素子として適している。
出しが、ドレーン基板１を介して、その裏面から
行なわれていることであり、電流が装置の表面か
ら裏面へと流せることである。また、ベース領域
２が複数個配置されている。その結果、装置の同
一表面上に、ソース電極およびドレーン領域が配
置されている通常のMOSFETに比べ、電流の取
り出しが容易で、同一チツプサイズにおいては、
有効なチヤネル面積（幅）が大きくでき、大電流
の素子として適している。
本構造は、共通ドレーン領域３そのものが全て
高濃度となつているので、オン抵抗は著しく低下
させることができる。
高濃度となつているので、オン抵抗は著しく低下
させることができる。
第２図は、本発明に先立つて本発明者等によつ
て検討された他のMOSFETの断面構造を示すも
のである。
て検討された他のMOSFETの断面構造を示すも
のである。
この第２図は、第１図の改良された構造の素子
であり、第１図に示した素子のベース領域２とド
レーン基板１との間に、ドレーン基板１と同一導
電型の低濃度不純物層１１を設けるものである。
であり、第１図に示した素子のベース領域２とド
レーン基板１との間に、ドレーン基板１と同一導
電型の低濃度不純物層１１を設けるものである。
これは、ソース領域４とドレーン基板１とのパ
ンチスルー耐圧を向上させるために有効である。
ンチスルー耐圧を向上させるために有効である。
しかしながら、本発明者等の検討により、第１
図および第２図のような構造のMOSFETでは、
ベース領域２および低不純物濃度層１１の領域
は、通常エピタキシヤル気相成長により形成され
た層（Ep層）であり、特に、ベース領域２のEp
層とドレーン基板１または低不純物濃度層１１と
の境界にドレーン電界が集中する構造であるた
め、ドレーン耐圧の歩留りが低いと言う欠点が明
らかとされた。
図および第２図のような構造のMOSFETでは、
ベース領域２および低不純物濃度層１１の領域
は、通常エピタキシヤル気相成長により形成され
た層（Ep層）であり、特に、ベース領域２のEp
層とドレーン基板１または低不純物濃度層１１と
の境界にドレーン電界が集中する構造であるた
め、ドレーン耐圧の歩留りが低いと言う欠点が明
らかとされた。
この原因は、Ep層形成時、特にEp層の形成初
期に結晶欠陥が発生しやすいためである。そのた
め、チツプ面積が大きくなるにつれ、また、二層
Epのように、Ep成長の回数が増えるにつれ、そ
の歩留りは顕著に低下する傾向にある。
期に結晶欠陥が発生しやすいためである。そのた
め、チツプ面積が大きくなるにつれ、また、二層
Epのように、Ep成長の回数が増えるにつれ、そ
の歩留りは顕著に低下する傾向にある。
従つて本発明の目的とするところは、ドレーン
耐圧が向上されるとともに、オン抵抗の低い縦型
MOSトランジスタの製造方法を提供することに
ある。
耐圧が向上されるとともに、オン抵抗の低い縦型
MOSトランジスタの製造方法を提供することに
ある。
上記目的を達成するための本発明の代表的な実
施形態による絶縁ゲート型電界効果半導体装置の
製造方法は、 ドレーンとして働く第１導電型の半導体基板１
にチヤネルが形成される第２導電型の第１の半導
体領域２を、上記半導体基板へのイオン打込み、
拡散、もしくはこれらの組合せによつて、複数個
形成する工程と、 上記第１の半導体領域１の表面にゲート絶縁膜
６を形成する工程と、 上記ゲート絶縁膜６の表面にゲート電極５を形
成する工程と、 上記複数個の第１の半導体領域２のそれぞれの
間の上記半導体基板１の表面にその下部の半導体
基板部分よりも高不純物濃度の第１導電型の不純
物導入領域３を形成する工程と、 上記複数個の上記第２導電型の第１の半導体領
域２のそれぞれにソースとして働く第１導電型の
第２の半導体領域４を拡散によつて形成する工程
と、 上記第１導電型の上記半導体基板１の裏面にド
レーン電極を形成する工程８とを具備してなり、 上記第１導電型の不純物導入領域３を形成する
上記工程は、ソースとして働く上記第１導電型の
第２の半導体領域４の上記拡散形成工程より先に
行われ、 上記第１導電型の不純物導入領域３の上記高不
純物濃度は、ソースとして働く上記第１導電型の
第２の半導体領域４の不純物濃度より低い所定の
値以下に設定されたことを特徴とする。
施形態による絶縁ゲート型電界効果半導体装置の
製造方法は、 ドレーンとして働く第１導電型の半導体基板１
にチヤネルが形成される第２導電型の第１の半導
体領域２を、上記半導体基板へのイオン打込み、
拡散、もしくはこれらの組合せによつて、複数個
形成する工程と、 上記第１の半導体領域１の表面にゲート絶縁膜
６を形成する工程と、 上記ゲート絶縁膜６の表面にゲート電極５を形
成する工程と、 上記複数個の第１の半導体領域２のそれぞれの
間の上記半導体基板１の表面にその下部の半導体
基板部分よりも高不純物濃度の第１導電型の不純
物導入領域３を形成する工程と、 上記複数個の上記第２導電型の第１の半導体領
域２のそれぞれにソースとして働く第１導電型の
第２の半導体領域４を拡散によつて形成する工程
と、 上記第１導電型の上記半導体基板１の裏面にド
レーン電極を形成する工程８とを具備してなり、 上記第１導電型の不純物導入領域３を形成する
上記工程は、ソースとして働く上記第１導電型の
第２の半導体領域４の上記拡散形成工程より先に
行われ、 上記第１導電型の不純物導入領域３の上記高不
純物濃度は、ソースとして働く上記第１導電型の
第２の半導体領域４の不純物濃度より低い所定の
値以下に設定されたことを特徴とする。
複数個の第１の半導体領域２のそれぞれの間の
半導体基板１の表面にその下部の半導体基板部分
よりも高不純物濃度の第１導電型の不純物導入領
域３が設けられることにより、表面部分の抵抗値
が下がり、直接的にオン抵抗は低下する。
半導体基板１の表面にその下部の半導体基板部分
よりも高不純物濃度の第１導電型の不純物導入領
域３が設けられることにより、表面部分の抵抗値
が下がり、直接的にオン抵抗は低下する。
更に、半導体基板１の表面に高不純物濃度の第
１導電型の不純物導入領域３を設けることによ
り、電流の流れが変化し、オン抵抗が低下する。
すなわち、実質的に電流通路が大きくなつたのと
同様な効果を得、オン抵抗が低下する。
１導電型の不純物導入領域３を設けることによ
り、電流の流れが変化し、オン抵抗が低下する。
すなわち、実質的に電流通路が大きくなつたのと
同様な効果を得、オン抵抗が低下する。
また、第１導電型の不純物導入領域３の形成工
程は、ソースとして働く第１導電型の第２の半導
体領域４の拡散形成工程より先に行われるので、
ソースとして働く第１導電型の第２の半導体領域
４の拡散形成工程の間に、先に形成された第１導
電型の不純物導入領域３の不純物拡散が生じて、
この不純物導入領域３の接合深さが増大して、オ
ン抵抗が更に低下する。
程は、ソースとして働く第１導電型の第２の半導
体領域４の拡散形成工程より先に行われるので、
ソースとして働く第１導電型の第２の半導体領域
４の拡散形成工程の間に、先に形成された第１導
電型の不純物導入領域３の不純物拡散が生じて、
この不純物導入領域３の接合深さが増大して、オ
ン抵抗が更に低下する。
また、ドレーンとして働く第１導電型の半導体
基板１にチヤネルが形成される第２導電型の第１
の半導体領域２が、イオン打込み、拡散、もしく
はこれらの組合せによつて、形成されるため、従
来のようなベースのエピタキシヤル気相成長の結
晶欠陥によるドレーン耐圧の低下が回避されるこ
とができる。
基板１にチヤネルが形成される第２導電型の第１
の半導体領域２が、イオン打込み、拡散、もしく
はこれらの組合せによつて、形成されるため、従
来のようなベースのエピタキシヤル気相成長の結
晶欠陥によるドレーン耐圧の低下が回避されるこ
とができる。
さらに、第１導電型の不純物導入領域３の高不
純物濃度は、ソースとして働く第１導電型の第２
の半導体領域４の不純物濃度より低い所定の値以
下に設定されているため、ドレイン耐圧の低下を
防止することができる。
純物濃度は、ソースとして働く第１導電型の第２
の半導体領域４の不純物濃度より低い所定の値以
下に設定されているため、ドレイン耐圧の低下を
防止することができる。
以下図面を参照して、本発明の実施例を詳細に
説明する。
説明する。
第３図は本発明の実施例による製造方法により
作成されたMOSFETの断面構造を示したもので
ある。
作成されたMOSFETの断面構造を示したもので
ある。
この第３図では、ベース領域２がイオン打込
み、もしくは拡散によつてドレーン基板１の表面
近傍に形成され、かつ該基板の一部がドレーン領
域３として該基板表面まで延びて存在するように
構成される。
み、もしくは拡散によつてドレーン基板１の表面
近傍に形成され、かつ該基板の一部がドレーン領
域３として該基板表面まで延びて存在するように
構成される。
ドレーン基板１は、たとえば、Ｐ型で、アクセ
プタ不純物濃度NAが１×1015cm-3であり、ベース
領域２は、Ｎ型で、ドナー不純物濃度NDが３×
1015cm-3、その厚さが10μｍである。ドレーン領
域３は、Ｐ型で、表面の不純物濃度NAが1017cm
-3、深さが1.5μｍであり、１のドレーン基板と基
板表面で接続され、裏面電極８から取り出されて
いる。ソース領域４は、Ｐ型で不純物濃度NAが
1019cm-3以上で、表面ソース電極７から取り出さ
れている。５はゲート電極、６はゲート用絶縁
膜、９はゲート電極５の取り出し電極である。
プタ不純物濃度NAが１×1015cm-3であり、ベース
領域２は、Ｎ型で、ドナー不純物濃度NDが３×
1015cm-3、その厚さが10μｍである。ドレーン領
域３は、Ｐ型で、表面の不純物濃度NAが1017cm
-3、深さが1.5μｍであり、１のドレーン基板と基
板表面で接続され、裏面電極８から取り出されて
いる。ソース領域４は、Ｐ型で不純物濃度NAが
1019cm-3以上で、表面ソース電極７から取り出さ
れている。５はゲート電極、６はゲート用絶縁
膜、９はゲート電極５の取り出し電極である。
以上の構造で、ベース領域２およびドレーン領
域３が、イオン打込み、拡散、もしくはこれらの
組合わせによつて形成され、Ep成長を用いてい
ない点が重要である。またベース領域２がチツプ
上で多数個高密度で配置されているので、大電流
が容易に得られる構造となつている。さらに、ド
レーン基板１の表面に該基板１より高不純物濃度
のドレーン領域３が形成されているので、表面部
での直列抵抗が低減され、ソースからドレーンへ
と流れる電流通路が表面にまで広がり、大電流特
性が大幅に改善されている。
域３が、イオン打込み、拡散、もしくはこれらの
組合わせによつて形成され、Ep成長を用いてい
ない点が重要である。またベース領域２がチツプ
上で多数個高密度で配置されているので、大電流
が容易に得られる構造となつている。さらに、ド
レーン基板１の表面に該基板１より高不純物濃度
のドレーン領域３が形成されているので、表面部
での直列抵抗が低減され、ソースからドレーンへ
と流れる電流通路が表面にまで広がり、大電流特
性が大幅に改善されている。
その結果、チツプサイズ５mm□で、耐圧が
100V、電流が10AのパワーMOSFETが、50％以
上の歩留りで製作できるようになつた。なお、従
来のEp成長を用いたMOSFETの耐圧歩留りは、
10％程度であつた。さらに、第３図の構造におい
て、ドレーン領域３の表面の不純物濃度NAが
1017cm-3以下であることは、MOSFETの高耐圧
化に役立つている。
100V、電流が10AのパワーMOSFETが、50％以
上の歩留りで製作できるようになつた。なお、従
来のEp成長を用いたMOSFETの耐圧歩留りは、
10％程度であつた。さらに、第３図の構造におい
て、ドレーン領域３の表面の不純物濃度NAが
1017cm-3以下であることは、MOSFETの高耐圧
化に役立つている。
第４図は本発明の実施例の製造方法により作成
された他のMOSFETの断面構造を示したもので
ある。
された他のMOSFETの断面構造を示したもので
ある。
この第４図は、第３図のドレーン基板１のかわ
りに、高濃度ドレーン基板１とその上に形成した
低不純物濃度層１１とを有する基板を用い、低不
純物濃度層１１中に、第３図の場合と同様な方法
でベース領域２、ドレーン領域３およびソース領
域４を形成したものである。ここで、ドレーン基
板１は、たとえば、Ｐ型で、不純物濃度NAが５
×1018cm-3、低不純物濃度層１１は、Ｐ型で、不
純物濃度NAが1015cm-3である。この場合、低不純
物濃度層１１はEpであつても、ベース領域２と
低不純物濃度層１１との境界は、イオン打込み、
拡散、もしくはこれらの組合せによつて形成され
た接合であるため、結晶欠陥が少なく、ドレーン
耐圧の歩留りは、改善され、実験によると第２図
に示した２層Epの構造に比べ、第３図の場合と
同様に格段に向上した。
りに、高濃度ドレーン基板１とその上に形成した
低不純物濃度層１１とを有する基板を用い、低不
純物濃度層１１中に、第３図の場合と同様な方法
でベース領域２、ドレーン領域３およびソース領
域４を形成したものである。ここで、ドレーン基
板１は、たとえば、Ｐ型で、不純物濃度NAが５
×1018cm-3、低不純物濃度層１１は、Ｐ型で、不
純物濃度NAが1015cm-3である。この場合、低不純
物濃度層１１はEpであつても、ベース領域２と
低不純物濃度層１１との境界は、イオン打込み、
拡散、もしくはこれらの組合せによつて形成され
た接合であるため、結晶欠陥が少なく、ドレーン
耐圧の歩留りは、改善され、実験によると第２図
に示した２層Epの構造に比べ、第３図の場合と
同様に格段に向上した。
つぎに、本発明の製造方法の実施例として、Ｐ
チヤネル型MOSFETの製造工程を第５図Ａ〜Ｉ
を用いて詳細に説明する。
チヤネル型MOSFETの製造工程を第５図Ａ〜Ｉ
を用いて詳細に説明する。
アクセプタ不純物濃度NAが1015cm-3のＰ型シリ
コン基板１の表面上に、熱酸化膜１７を約6000Å
の厚さに形成し（図Ａ）、基板１のベース領域形
成領域上の熱酸化膜１７を選択的に除去した後、
りんイオン１２を試料に照射する。このイオンの
打込みエネルギＥは50KeV、打込み量NDTは５×
1013cm-3であつた。イオン打込み後、過湿酸素
中、1200℃、３時間熱処理した。その結果、ベー
ス領域２となるＮ型ドープ層が8μｍの深さで形
成された。このとき、ベース領域２上に再び薄い
熱酸化膜１７′が形成される（図Ｂ）。次に、熱酸
化膜１７′の所定部分を選択的に除去し、この窓
を通して、1050℃で、POCl3による高濃度のリン
拡散を行い、基板コンタクト用の高不純物濃度領
域１３を形成した。このときも窓部には薄い酸化
膜が形成される（図Ｃ）。ついで、表面の酸化膜
を所定の部分を残して選択的に除去した後、熱酸
化して厚さ1000Åのゲート絶縁用酸化膜６を形成
する。このとき、酸化膜の残存していた部分１９
は厚くなる。その上に多結晶シリンコン膜５′を
約5000Åの厚さに形成し（図Ｄ）、このときシリ
コン膜５′を選択的に除去してゲート電極５を形
成した後、ほう素イオン１４を試料に照射する。
このイオンのエネルギＥは80KeV、打込み量NDT
は４×1012cm-2とした。この結果、MOSFETの
低オン抵抗化に役立つ高不純物濃度のドレーン領
域３がゲート電極５の間に、また、同様濃度の領
域４′が高不純物濃度領域１３の周辺に形成され
る（図Ｅ）。引き続き、その上に、CVD（化学蒸
着）法により、約4000Åの厚さのシリコン酸化膜
１６を形成し、領域４′上の酸化膜１６を選択的
に除去し、これを窓としてほう素拡散を行い、ソ
ース領域４を、表面の不純物濃度NAが1019cm-3以
上、深さが1.5μｍに形成した（図Ｆ）。つぎに、
CVD法により、リンのモル濃度比が４モル％の
リンガラス膜１０を約9000Åの厚さに全面上に形
成し、1050℃の窒素中で、５分間熱処理した後、
電極コンタクト用穴をエツチングであけた（図
Ｇ）。しかる後、全面にアルミニウムを真空蒸着
により、1.5μｍの厚さに被着後、エツチングによ
り、ソース電極７およびゲート取り出し電極（図
示せず）を形成した（図Ｈ）。以上の工程を終つ
た基板１の裏面を厚さ100μｍエツチングで除去
した後、金を真空蒸着により2000Åの厚さに形成
し、400℃でアロイして、ドレーン電極８を形成
した（図Ｉ）。
コン基板１の表面上に、熱酸化膜１７を約6000Å
の厚さに形成し（図Ａ）、基板１のベース領域形
成領域上の熱酸化膜１７を選択的に除去した後、
りんイオン１２を試料に照射する。このイオンの
打込みエネルギＥは50KeV、打込み量NDTは５×
1013cm-3であつた。イオン打込み後、過湿酸素
中、1200℃、３時間熱処理した。その結果、ベー
ス領域２となるＮ型ドープ層が8μｍの深さで形
成された。このとき、ベース領域２上に再び薄い
熱酸化膜１７′が形成される（図Ｂ）。次に、熱酸
化膜１７′の所定部分を選択的に除去し、この窓
を通して、1050℃で、POCl3による高濃度のリン
拡散を行い、基板コンタクト用の高不純物濃度領
域１３を形成した。このときも窓部には薄い酸化
膜が形成される（図Ｃ）。ついで、表面の酸化膜
を所定の部分を残して選択的に除去した後、熱酸
化して厚さ1000Åのゲート絶縁用酸化膜６を形成
する。このとき、酸化膜の残存していた部分１９
は厚くなる。その上に多結晶シリンコン膜５′を
約5000Åの厚さに形成し（図Ｄ）、このときシリ
コン膜５′を選択的に除去してゲート電極５を形
成した後、ほう素イオン１４を試料に照射する。
このイオンのエネルギＥは80KeV、打込み量NDT
は４×1012cm-2とした。この結果、MOSFETの
低オン抵抗化に役立つ高不純物濃度のドレーン領
域３がゲート電極５の間に、また、同様濃度の領
域４′が高不純物濃度領域１３の周辺に形成され
る（図Ｅ）。引き続き、その上に、CVD（化学蒸
着）法により、約4000Åの厚さのシリコン酸化膜
１６を形成し、領域４′上の酸化膜１６を選択的
に除去し、これを窓としてほう素拡散を行い、ソ
ース領域４を、表面の不純物濃度NAが1019cm-3以
上、深さが1.5μｍに形成した（図Ｆ）。つぎに、
CVD法により、リンのモル濃度比が４モル％の
リンガラス膜１０を約9000Åの厚さに全面上に形
成し、1050℃の窒素中で、５分間熱処理した後、
電極コンタクト用穴をエツチングであけた（図
Ｇ）。しかる後、全面にアルミニウムを真空蒸着
により、1.5μｍの厚さに被着後、エツチングによ
り、ソース電極７およびゲート取り出し電極（図
示せず）を形成した（図Ｈ）。以上の工程を終つ
た基板１の裏面を厚さ100μｍエツチングで除去
した後、金を真空蒸着により2000Åの厚さに形成
し、400℃でアロイして、ドレーン電極８を形成
した（図Ｉ）。
以上述べた如くドレーン表面領域３への不純物
導入はソース４の高濃度不純物拡散工程前に行つ
ており、ソース４の拡散形成工程の間に、先に導
入されたドレーン表面領域３の不純物拡散が生じ
て、このドレーン表面領域３の接合深さが増大し
て、オン抵抗が更に低下する。
導入はソース４の高濃度不純物拡散工程前に行つ
ており、ソース４の拡散形成工程の間に、先に導
入されたドレーン表面領域３の不純物拡散が生じ
て、このドレーン表面領域３の接合深さが増大し
て、オン抵抗が更に低下する。
また、ドレーン表面領域３の不純物濃度はソー
ス４の不純物濃度より低い。ソース不純物濃度は
直列抵抗低減の点から高いことが望ましいのに対
して、ドレーン表面領域３の不純物濃度は直列抵
抗低減の他に、ゲート・ドレーン間の電界緩和の
点から適正値（あまり高濃度過ぎない値）が望ま
しい。
ス４の不純物濃度より低い。ソース不純物濃度は
直列抵抗低減の点から高いことが望ましいのに対
して、ドレーン表面領域３の不純物濃度は直列抵
抗低減の他に、ゲート・ドレーン間の電界緩和の
点から適正値（あまり高濃度過ぎない値）が望ま
しい。
本実施例により、ドレーン耐圧が約100ボルト
と高く、大電流特性の高出力MOSFETが得られ
た。本工程中、（図Ｃ）で示したＮ型の高不純物
濃度領域１３は必ずしも必要ではないが、この領
域の設置は、ソース領域４と、ベース領域２との
オーミツク接触をはかるために有効であり、その
結果、ベース領域２とソース領域４とが電気的に
完全に接続されるため、MOSFETの特性の安定
性が非常に向上した。
と高く、大電流特性の高出力MOSFETが得られ
た。本工程中、（図Ｃ）で示したＮ型の高不純物
濃度領域１３は必ずしも必要ではないが、この領
域の設置は、ソース領域４と、ベース領域２との
オーミツク接触をはかるために有効であり、その
結果、ベース領域２とソース領域４とが電気的に
完全に接続されるため、MOSFETの特性の安定
性が非常に向上した。
本発明の製造方法の他の実施例として、Ｎチヤ
ネル型MOSFETの製造工程を第６図Ａ〜Ｇを用
いて説明する。
ネル型MOSFETの製造工程を第６図Ａ〜Ｇを用
いて説明する。
ドナー不純物濃度NDが２×1015cm-3のＮ型シリ
コン基板１の一表面上に、熱酸化膜１７を約6000
Åの厚さに形成し、所定部分を残して選択的に除
去した後、ほう素イオン１２を試料に照射する。
このイオンの打込みエネルギＥは50KeV、打込
み量NDTは1013cm-2であつた。イオン打込み後、
乾燥酸素中、1200℃、16時間熱処理した。その結
果、ベース領域２となるＰ型ドープ層が6μｍの
深さに形成された（図Ａ）。つぎに、酸化膜を選
択的に除去して熱酸化し、厚さ約1300Åのゲート
絶縁用酸化膜６を形成する。酸化膜の残存してい
た部分１９はそれだけ厚くなる。さらに、酸化膜
の上に、多結晶シリコン膜５′を約5000Åの厚さ
に形成し（図Ｂ）、このシリコン膜５′を選択的に
除去してゲート電極５を形成した後、りんイオン
４を試料に照射する。このイオンのエネルギＥは
50KeV、打込み量NDTは２×1014cm-2とした。そ
の結果、高不純物濃度のドレーン領域３と領域
４′とが形成される（図Ｃ）。つぎに、試料全面上
にCVD法により、約4000Åの厚さのシリコン酸
化膜１８を形成し、シリコン酸化膜６および１８
に領域４′の中央部表面に達する窓をあけ、ほう
素拡散により、ベース領域２に達するＰ型の高不
純物濃度領域１３が形成する。このとき、領域１
３上に薄い酸化膜が形成される（図Ｄ）。ついで、
酸化膜１８をエツチングにより除去して、試料全
面上にCVD法によりシリコン酸化膜１６を被覆
した後、酸化膜１６に領域４′に通ずる窓を開け、
この窓を通してりんを拡散してソース領域４を形
成する（図Ｅ）。ついで、試料表面を軽く酸化し、
全面にりんガラス膜１０を被着し、りんガラス膜
１０およびその下の酸化膜に高不純物領域１３お
よびソース領域４およびゲート電極に達する窓を
開け（図Ｆ）、試料全面にアルミニウムを真空蒸
着した後、エツチングにより、ソース電極７およ
びゲート取り出し電極（図示せず）を形成し、つ
いで、基板１の表面をエツチングした後、真空蒸
着によりドレーン取出し電極８を形成した（図
Ｇ）。このようにして、第５図Ｉと同様な構造の
MOSFETが得られる。
コン基板１の一表面上に、熱酸化膜１７を約6000
Åの厚さに形成し、所定部分を残して選択的に除
去した後、ほう素イオン１２を試料に照射する。
このイオンの打込みエネルギＥは50KeV、打込
み量NDTは1013cm-2であつた。イオン打込み後、
乾燥酸素中、1200℃、16時間熱処理した。その結
果、ベース領域２となるＰ型ドープ層が6μｍの
深さに形成された（図Ａ）。つぎに、酸化膜を選
択的に除去して熱酸化し、厚さ約1300Åのゲート
絶縁用酸化膜６を形成する。酸化膜の残存してい
た部分１９はそれだけ厚くなる。さらに、酸化膜
の上に、多結晶シリコン膜５′を約5000Åの厚さ
に形成し（図Ｂ）、このシリコン膜５′を選択的に
除去してゲート電極５を形成した後、りんイオン
４を試料に照射する。このイオンのエネルギＥは
50KeV、打込み量NDTは２×1014cm-2とした。そ
の結果、高不純物濃度のドレーン領域３と領域
４′とが形成される（図Ｃ）。つぎに、試料全面上
にCVD法により、約4000Åの厚さのシリコン酸
化膜１８を形成し、シリコン酸化膜６および１８
に領域４′の中央部表面に達する窓をあけ、ほう
素拡散により、ベース領域２に達するＰ型の高不
純物濃度領域１３が形成する。このとき、領域１
３上に薄い酸化膜が形成される（図Ｄ）。ついで、
酸化膜１８をエツチングにより除去して、試料全
面上にCVD法によりシリコン酸化膜１６を被覆
した後、酸化膜１６に領域４′に通ずる窓を開け、
この窓を通してりんを拡散してソース領域４を形
成する（図Ｅ）。ついで、試料表面を軽く酸化し、
全面にりんガラス膜１０を被着し、りんガラス膜
１０およびその下の酸化膜に高不純物領域１３お
よびソース領域４およびゲート電極に達する窓を
開け（図Ｆ）、試料全面にアルミニウムを真空蒸
着した後、エツチングにより、ソース電極７およ
びゲート取り出し電極（図示せず）を形成し、つ
いで、基板１の表面をエツチングした後、真空蒸
着によりドレーン取出し電極８を形成した（図
Ｇ）。このようにして、第５図Ｉと同様な構造の
MOSFETが得られる。
さらに、この発明は、前述の実施例のみに限定
されず、本発明の技術的思想から逸脱しない範囲
において、種々変形可能であることは勿論であ
る。
されず、本発明の技術的思想から逸脱しない範囲
において、種々変形可能であることは勿論であ
る。
以上説明したとおり、本発明の製造方法によれ
ば、複数個の第１の半導体領域のそれぞれの間の
半導体基板の表面にその下部の半導体基板部分よ
りも高不純物濃度の第１導電型の不純物導入領域
が設けられるので、絶縁ゲート型電界効果トラン
ジスタのオン抵抗を低減できるとともに、第１導
電型の不純物導入領域の形成工程は、ソースとし
て働く第１導電型の第２の半導体領域の拡散形成
工程より先に行われるので、この第２の半導体領
域の拡散形成工程の間に、先に形成された第１導
電型の不純物導入領域の接合深さが増大して、オ
ン抵抗が更に低下し、また、ドレーンとして働く
第１導電型の半導体基板へのイオン打込み、拡
散、もしくはこれらの組合せによつて第１の半導
体領域が形成されるため、ベースのエピタキシヤ
ル気相成長の結晶欠陥によるドレーン耐圧の低下
が回避され、不純物導入領域の高不純物濃度は、
第２の半導体領域の不純物濃度より低い所定の値
以下に設定されているため、ドレイン耐圧の低下
を防止することができる。
ば、複数個の第１の半導体領域のそれぞれの間の
半導体基板の表面にその下部の半導体基板部分よ
りも高不純物濃度の第１導電型の不純物導入領域
が設けられるので、絶縁ゲート型電界効果トラン
ジスタのオン抵抗を低減できるとともに、第１導
電型の不純物導入領域の形成工程は、ソースとし
て働く第１導電型の第２の半導体領域の拡散形成
工程より先に行われるので、この第２の半導体領
域の拡散形成工程の間に、先に形成された第１導
電型の不純物導入領域の接合深さが増大して、オ
ン抵抗が更に低下し、また、ドレーンとして働く
第１導電型の半導体基板へのイオン打込み、拡
散、もしくはこれらの組合せによつて第１の半導
体領域が形成されるため、ベースのエピタキシヤ
ル気相成長の結晶欠陥によるドレーン耐圧の低下
が回避され、不純物導入領域の高不純物濃度は、
第２の半導体領域の不純物濃度より低い所定の値
以下に設定されているため、ドレイン耐圧の低下
を防止することができる。
第１図および第２図は本発明に先立つて本発明
者等によつて検討されたMOSFETの断面構造を
示し、第３図および第４図は本発明の実施例によ
る製造方法により作成されたMOSFETの断面構
造を示し、第５図および第６図は、本発明の実施
例によるMOSFETの製造工程を示す断面図であ
り、第７図及び第８図は従来のMOSFETの断面
構造を示す図である。 １……ドレーン基板、２……ベース領域、３…
…ドレーン領域、４……ソース領域、５……ゲー
ト電極、６……ゲート用シリコン酸化膜、７，
８，９……取出し電極、１０……保護絶縁膜、１
１……低不純物濃度層、１２，１４……イオンビ
ーム、１３……高不純物濃度領域、１６，１７，
１８……シリコン酸化膜。
者等によつて検討されたMOSFETの断面構造を
示し、第３図および第４図は本発明の実施例によ
る製造方法により作成されたMOSFETの断面構
造を示し、第５図および第６図は、本発明の実施
例によるMOSFETの製造工程を示す断面図であ
り、第７図及び第８図は従来のMOSFETの断面
構造を示す図である。 １……ドレーン基板、２……ベース領域、３…
…ドレーン領域、４……ソース領域、５……ゲー
ト電極、６……ゲート用シリコン酸化膜、７，
８，９……取出し電極、１０……保護絶縁膜、１
１……低不純物濃度層、１２，１４……イオンビ
ーム、１３……高不純物濃度領域、１６，１７，
１８……シリコン酸化膜。
Claims (1)
- 【特許請求の範囲】 １ ドレーンとして働く第１導電型の半導体基板
にチヤネルが形成される第２導電型の第１の半導
体領域を、上記半導体基板へのイオン打込み、拡
散、もしくはこれらの組合せによつて、複数個形
成する工程と、 上記第１の半導体領域の表面にゲート絶縁膜を
形成する工程と、 上記ゲート絶縁膜の表面にゲート電極を形成す
る工程と、 上記複数個の第１の半導体領域のそれぞれの間
の上記半導体基板の表面にその下部の半導体基板
部分よりも高不純物濃度の第１導電型の不純物導
入領域を形成する工程と、 上記複数個の上記第２導電型の第１の半導体領
域のそれぞれにソースとして働く第１導電型の第
２の半導体領域を拡散によつて形成する工程と、 上記第１導電型の上記半導体基板の裏面にドレ
ーン電極を形成する工程とを具備してなり、 上記第１導電型の不純物導入領域を形成する上
記工程は、ソースとして働く上記第１導電型の第
２の半導体領域の上記拡散形成工程より先に行わ
れ、 上記第１導電型の不純物導入領域の上記高不純
物濃度は、ソースとして働く上記第１導電型の第
２の半導体領域の不純物濃度より低い所定の値以
下に設定されたことを特徴とする絶縁ゲート型電
界効果半導体装置の製造方法。 ２ 特許請求の範囲第１項記載の絶縁ゲート型電
界効率半導体装置の製造方法において、 上記所定の値は1017／cm3であることを特徴とす
る絶縁ゲート型電界効果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61167925A JPS6211276A (ja) | 1986-07-18 | 1986-07-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61167925A JPS6211276A (ja) | 1986-07-18 | 1986-07-18 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54162677A Division JPS6041876B2 (ja) | 1979-12-17 | 1979-12-17 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6211276A JPS6211276A (ja) | 1987-01-20 |
| JPH0546108B2 true JPH0546108B2 (ja) | 1993-07-13 |
Family
ID=15858600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61167925A Granted JPS6211276A (ja) | 1986-07-18 | 1986-07-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6211276A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0791965A3 (en) * | 1996-02-26 | 1998-09-16 | SILICONIX Incorporated | Vertical four terminal transistor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54162677A (en) * | 1978-06-14 | 1979-12-24 | Babcock Hitachi Kk | Dust separating method |
| US4593302B1 (en) * | 1980-08-18 | 1998-02-03 | Int Rectifier Corp | Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide |
-
1986
- 1986-07-18 JP JP61167925A patent/JPS6211276A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6211276A (ja) | 1987-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW494481B (en) | Semiconductor device and manufacturing method thereof | |
| JP3032138B2 (ja) | 高密度ｍｏｓ型電力装置の製造方法およびこの方法により製造された高密度ｍｏｓ型電力装置 | |
| JP3915180B2 (ja) | トレンチ型ｍｏｓ半導体装置およびその製造方法 | |
| JPS5932172A (ja) | シヨツトキ−障壁ｍｏｓデバイスからなる集積回路及びその製造方法 | |
| JPH0640582B2 (ja) | 絶縁ゲ−ト電界効果トランジスタの製造方法 | |
| JPH053751B2 (ja) | ||
| JPH0638496B2 (ja) | 半導体装置 | |
| JPH05251709A (ja) | ソース・ベース間短絡部を有する電力用ｍｏｓ−ｆｅｔおよびその製造方法 | |
| US5485028A (en) | Semiconductor device having a single crystal semiconductor layer formed on an insulating film | |
| US20060220122A1 (en) | Semiconductor device and method of manufacturing the same | |
| JPS6041876B2 (ja) | 絶縁ゲ−ト型電界効果トランジスタの製造方法 | |
| JPH0546108B2 (ja) | ||
| JPS62229880A (ja) | 半導体装置及びその製造方法 | |
| JPH09191106A (ja) | 半導体装置およびその製造方法 | |
| JP2004063918A (ja) | 横型ｍｏｓトランジスタ | |
| JPS6246570A (ja) | 縦形半導体装置及びその製造方法 | |
| JPS61119078A (ja) | Ｍｏｓ型半導体装置 | |
| JPS6211275A (ja) | 半導体装置 | |
| JP3031282B2 (ja) | 半導体装置 | |
| JPS625344B2 (ja) | ||
| JPH0612822B2 (ja) | 半導体装置 | |
| JP2004022555A (ja) | 絶縁ゲート型電界効果トランジスタおよびその製造方法 | |
| JPS6153868B2 (ja) | ||
| JPH061775B2 (ja) | 半導体装置の製造方法 | |
| JPH06275821A (ja) | Ｍｏｓトランジスタとその製造方法 |