JPH0546145B2 - - Google Patents
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- JPH0546145B2 JPH0546145B2 JP58033827A JP3382783A JPH0546145B2 JP H0546145 B2 JPH0546145 B2 JP H0546145B2 JP 58033827 A JP58033827 A JP 58033827A JP 3382783 A JP3382783 A JP 3382783A JP H0546145 B2 JPH0546145 B2 JP H0546145B2
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- JP
- Japan
- Prior art keywords
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/41—Bandwidth or redundancy reduction
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
Description
［技術分野］
本発明は、フアクシミリ装置の符号変換装置に
関する。 ［従来技術］ CCITT（国際電信電話諮問委員会）で規定され
たＧフアクシミリ装置では、伝送速度を向上す
るために、原稿上の画像をスキヤナで光電変換し
て得た画信号を符号化して画信号の冗長度を抑制
している。CCITTは、MH符号化方式を１次元
符号化方式の標準として定めている。 MH符号化方式では、画信号にあらわれる白黒
画素のランレングスをMH符号と呼ばれる符号長
の平均値が最小となるように最適化された符号に
変換している。このMH符号は、ランレングスが
０〜63の白ランおよび黒ランをそれぞれあらわす
ターミネイテイングコード、ランレングスが2560
までの白ランおよび黒ランを64単位でおのおのあ
らわすメイクアツプコードからなつており、おの
おののコードは２〜13ビツト長に形成されてい
る。 第１図は、このような符号変換処理を実行する
装置DPを示しており、同図において、１はCPU
（中央処理装置）、２は後述するMH符号データテ
ーブル及びCPU１が実行する処理プログラム等
を記憶するROM（リード・オンリ・メモリ）、３
はCPU１のワークエリア、シリアル／パラレル
変換器４を介してスキヤナ（図示せず）より加わ
る画信号を記憶するラインメモリ、および、パラ
レル／シリアル変換器５を介してモデム（図示せ
ず）に出力する符号データをいつたん記憶する
FIFO（先入れ先出し）バツフアが設定される
RAM（ランダム・アクセス・メモリ）である。 第２図は、ROM２に記憶したMH符号データ
テーブルの一部を例示している。この図は１つの
符号データを示しており、このように連続したア
ドレスｌ、ｌ＋１、ｌ＋２に記憶された３バイト
のデータから１つのMH符号が形成されている。 第１バイトＢ１にはMH符号の有効桁数をあら
わす４ビツトのコードレングスカンウタCLCが
記憶され、第２バイトＢ２および第３バイトＢ３
にMH符号をあらわす符号データCDが記憶され
ている。 第３図は、この符号変換装置DPのCPU１が行
なう符号変換処理を例示している。 CPU１は、まずRAM３のラインメモリの内容
を読み出して画信号の白黒ランレングスをそれぞ
れ検出し、このランレングスに基づいてROM２
内のMH符号データテーブルを参照して符号デー
タCDおよびコードレングスカウンタCLCを読み
出し（処理10）、コードレングスカウンタCLCの
値を符号長をあらわす変数Ｎ２に代入し、符号デ
ータCDを所定のレジスタに記憶する。 ついで、各ラインの符号変換開始時には０にリ
セツトされて１ライン分の符号データ量をあらわ
す変数Ｎ１に、Ｎ２を加えてこの変数Ｎ１を更新
し（処理11）、符号データCDのMSBを上記レジ
スタから読み出して８ビツトの符号データレジス
タに記憶するとともに符号データCDを１ビツト
左にシフトする（処理12）。 符号データレジスタの残りビツト数をあらわす
変数Ｎ３は、各ラインの符号変換開始時に８がプ
リセツトされており、処理13がCPU１で実行さ
れる毎にデリクリメントされる。この変数Ｎ３が
０になると判断14の結果がYESとなり、CPU１
は符号データレジスタに記憶した８ビツトのデー
タをFIFOバツフアに転送して（処理15）、変数Ｎ
３を８にプリセツトする（処理16）。 CPU１は処理17を実行する毎に変数Ｎ２をデ
リクリメントし、その値が０になつて判断18の結
果がYESになるまで、すなわち１つの符号デー
タCDをFIFOバツフアに転送し終るまで処理12〜
判断18のループをくり返す。 また、１ライン分の符号化処理を終了して判断
19がYESとなるまで、CPU１は処理10〜判断19
のループをくり返し、スキヤナが出力する１ライ
ン分の画信号をMH符号に変換して順次モデムに
転送する。 １ライン分の符号化処理を終えると、CPU１
は予め設定された最小伝送時間に相当するデータ
量をあらわす定数Ｋと変数Ｎ１とを比較し（判断
20）、変数Ｎ１が定数Ｋより大きい場合にはEOL
を作成する処理21に進み、変数Ｎ１が定数Ｋより
小さい場合にはフイル符号を付加する処理22を実
行したのち処理21に進む。 このような従来方法では、コードレングスカウ
ンタCLCを用いて符号データCDの符号長をあら
わし、処理17および判断18を実行して１個分の符
号データCDを１ビツトずつ形成するループの実
行回数を判断しているため、符号変換処理に要す
る時間が長いという問題を生じていた。 ［目的］ 本発明は、上述の問題を解決し、符号変換時間
を大幅に短縮できるフアクシミリ装置の符号変換
装置を提供することを目的とする。 ［構成］ 以下、添付図面を参照しながら、本発明の実施
例を詳細に説明する。 本発明は、MH符号の最大有効ビツト数が13
で、かつ、９ビツト以上のデータが全て０である
という点を利用している。 第４図は、ROM２に記憶されるプログラムの
うちMH符号の発生処理ルーチンＬ１を例示して
おり、各処理41〜53の左にかつこ書きで示したア
ドレスk1〜k13は、おのおのの処理のROM２にお
ける先頭アドレスを示している。 このルーチンＬ１では、処理41〜45でMH符号
の第13ビツト〜第９ビツトを形成するデータを発
生し、その後の処理46〜53でMH符号の下位８ビ
ツト以下のデータを発生しており、これらの処理
で発生されたデータは順次符号データレジスタ
（前述）に記憶される。 また、処理61〜73は符号データレジスタに記憶
したデータをFIFOバツフアに転送する処理であ
り、その詳細を第５図に示す。すなわち、符号デ
ータレジスタに記憶されたデータが８ビツトにな
る毎に、そのデータをFIFOバツフアに転送して
おり（処理75）、その度に変数Ｎ１に８を累計し
て１ライン分の符号データ量を計算している（処
理76）。なお、変数Ｎ１，Ｎ３は第３図に示した
フローチヤートにおけるものと同じである。ま
た、第６図で第３図と同じ部分には同一符号を付
し、その説明は省略する。 第６図は、符号発生処理ルーチンＬ１に対応し
てROM２に形成したMH符号データの一部
（MH符号１個分）を示している。このように、
連続したアドレスｍ、ｍ＋１の２バイトの記憶領
域で１つのMH符号データをあらわしており、符
号発生処理ルーチンＬ１によつてこのMH符号を
発生するさいにその実行を開始すべき処理の先頭
アドレスが飛び先アドレスJAとして第１バイト
Ｂ１′に記憶され、左詰めにされたMH符号の下
位８ビツト以下の符号データCD′が第２バイトＢ
２′に記憶されている。 MH符号の有効ビツト数（符号長）と、第１バ
イトＢ１′に記憶される飛び先アドレスJAとの関
係を次の表に示す。
関する。 ［従来技術］ CCITT（国際電信電話諮問委員会）で規定され
たＧフアクシミリ装置では、伝送速度を向上す
るために、原稿上の画像をスキヤナで光電変換し
て得た画信号を符号化して画信号の冗長度を抑制
している。CCITTは、MH符号化方式を１次元
符号化方式の標準として定めている。 MH符号化方式では、画信号にあらわれる白黒
画素のランレングスをMH符号と呼ばれる符号長
の平均値が最小となるように最適化された符号に
変換している。このMH符号は、ランレングスが
０〜63の白ランおよび黒ランをそれぞれあらわす
ターミネイテイングコード、ランレングスが2560
までの白ランおよび黒ランを64単位でおのおのあ
らわすメイクアツプコードからなつており、おの
おののコードは２〜13ビツト長に形成されてい
る。 第１図は、このような符号変換処理を実行する
装置DPを示しており、同図において、１はCPU
（中央処理装置）、２は後述するMH符号データテ
ーブル及びCPU１が実行する処理プログラム等
を記憶するROM（リード・オンリ・メモリ）、３
はCPU１のワークエリア、シリアル／パラレル
変換器４を介してスキヤナ（図示せず）より加わ
る画信号を記憶するラインメモリ、および、パラ
レル／シリアル変換器５を介してモデム（図示せ
ず）に出力する符号データをいつたん記憶する
FIFO（先入れ先出し）バツフアが設定される
RAM（ランダム・アクセス・メモリ）である。 第２図は、ROM２に記憶したMH符号データ
テーブルの一部を例示している。この図は１つの
符号データを示しており、このように連続したア
ドレスｌ、ｌ＋１、ｌ＋２に記憶された３バイト
のデータから１つのMH符号が形成されている。 第１バイトＢ１にはMH符号の有効桁数をあら
わす４ビツトのコードレングスカンウタCLCが
記憶され、第２バイトＢ２および第３バイトＢ３
にMH符号をあらわす符号データCDが記憶され
ている。 第３図は、この符号変換装置DPのCPU１が行
なう符号変換処理を例示している。 CPU１は、まずRAM３のラインメモリの内容
を読み出して画信号の白黒ランレングスをそれぞ
れ検出し、このランレングスに基づいてROM２
内のMH符号データテーブルを参照して符号デー
タCDおよびコードレングスカウンタCLCを読み
出し（処理10）、コードレングスカウンタCLCの
値を符号長をあらわす変数Ｎ２に代入し、符号デ
ータCDを所定のレジスタに記憶する。 ついで、各ラインの符号変換開始時には０にリ
セツトされて１ライン分の符号データ量をあらわ
す変数Ｎ１に、Ｎ２を加えてこの変数Ｎ１を更新
し（処理11）、符号データCDのMSBを上記レジ
スタから読み出して８ビツトの符号データレジス
タに記憶するとともに符号データCDを１ビツト
左にシフトする（処理12）。 符号データレジスタの残りビツト数をあらわす
変数Ｎ３は、各ラインの符号変換開始時に８がプ
リセツトされており、処理13がCPU１で実行さ
れる毎にデリクリメントされる。この変数Ｎ３が
０になると判断14の結果がYESとなり、CPU１
は符号データレジスタに記憶した８ビツトのデー
タをFIFOバツフアに転送して（処理15）、変数Ｎ
３を８にプリセツトする（処理16）。 CPU１は処理17を実行する毎に変数Ｎ２をデ
リクリメントし、その値が０になつて判断18の結
果がYESになるまで、すなわち１つの符号デー
タCDをFIFOバツフアに転送し終るまで処理12〜
判断18のループをくり返す。 また、１ライン分の符号化処理を終了して判断
19がYESとなるまで、CPU１は処理10〜判断19
のループをくり返し、スキヤナが出力する１ライ
ン分の画信号をMH符号に変換して順次モデムに
転送する。 １ライン分の符号化処理を終えると、CPU１
は予め設定された最小伝送時間に相当するデータ
量をあらわす定数Ｋと変数Ｎ１とを比較し（判断
20）、変数Ｎ１が定数Ｋより大きい場合にはEOL
を作成する処理21に進み、変数Ｎ１が定数Ｋより
小さい場合にはフイル符号を付加する処理22を実
行したのち処理21に進む。 このような従来方法では、コードレングスカウ
ンタCLCを用いて符号データCDの符号長をあら
わし、処理17および判断18を実行して１個分の符
号データCDを１ビツトずつ形成するループの実
行回数を判断しているため、符号変換処理に要す
る時間が長いという問題を生じていた。 ［目的］ 本発明は、上述の問題を解決し、符号変換時間
を大幅に短縮できるフアクシミリ装置の符号変換
装置を提供することを目的とする。 ［構成］ 以下、添付図面を参照しながら、本発明の実施
例を詳細に説明する。 本発明は、MH符号の最大有効ビツト数が13
で、かつ、９ビツト以上のデータが全て０である
という点を利用している。 第４図は、ROM２に記憶されるプログラムの
うちMH符号の発生処理ルーチンＬ１を例示して
おり、各処理41〜53の左にかつこ書きで示したア
ドレスk1〜k13は、おのおのの処理のROM２にお
ける先頭アドレスを示している。 このルーチンＬ１では、処理41〜45でMH符号
の第13ビツト〜第９ビツトを形成するデータを発
生し、その後の処理46〜53でMH符号の下位８ビ
ツト以下のデータを発生しており、これらの処理
で発生されたデータは順次符号データレジスタ
（前述）に記憶される。 また、処理61〜73は符号データレジスタに記憶
したデータをFIFOバツフアに転送する処理であ
り、その詳細を第５図に示す。すなわち、符号デ
ータレジスタに記憶されたデータが８ビツトにな
る毎に、そのデータをFIFOバツフアに転送して
おり（処理75）、その度に変数Ｎ１に８を累計し
て１ライン分の符号データ量を計算している（処
理76）。なお、変数Ｎ１，Ｎ３は第３図に示した
フローチヤートにおけるものと同じである。ま
た、第６図で第３図と同じ部分には同一符号を付
し、その説明は省略する。 第６図は、符号発生処理ルーチンＬ１に対応し
てROM２に形成したMH符号データの一部
（MH符号１個分）を示している。このように、
連続したアドレスｍ、ｍ＋１の２バイトの記憶領
域で１つのMH符号データをあらわしており、符
号発生処理ルーチンＬ１によつてこのMH符号を
発生するさいにその実行を開始すべき処理の先頭
アドレスが飛び先アドレスJAとして第１バイト
Ｂ１′に記憶され、左詰めにされたMH符号の下
位８ビツト以下の符号データCD′が第２バイトＢ
２′に記憶されている。 MH符号の有効ビツト数（符号長）と、第１バ
イトＢ１′に記憶される飛び先アドレスJAとの関
係を次の表に示す。
【表】
したがつて、４ビツトのMH符号1101が対応す
る白ラン（ランレングス５の白画素）は、第７図
に示したように飛び先アドレスJAとしてk10が記
憶されたアドレスm1の第１バイトおよび符号デ
ータCD′として1101が記憶されたアドレス（m1＋
１）の第２バイトによつてあらわされる。 また、同様にして12ビツトのMH符号
000001100111に対応する黒ラン３６（ランレング
ス36の黒画素）は、第８図に示したように飛び先
アドレスJAとしてk2が記憶されたアドレスm2の
第１バイト、および符号データCD′として
01100111が記憶されたアドレス（m2＋１）の第
２バイトによつてあらわされる。 本発明の一実施例に関る装置は、第１図に示し
た従来装置と同一構成を有し、そのCPU１が実
行する符号変換手順を第９図に例示する。なお、
同図で第３図と同じ部分には同一符号を付してそ
の説明は省略する。 まず、CPU１はRAM３のラインメモリに記憶
された画データのランレングスを計測し、その結
果に基づいてROM２の符号データを参照して対
応する符号データをRAM３の所定領域に読み出
す。 ついで、CPU１は読み出した符号データの飛
び先アドレスJAが示す処理から符号発生処理ル
ーチンＬ１を実行し、MH符号のMSBより順次
下位ビツトのデータを発生する。 例えば、ランレングスが白ランの場合、第７図
に示したように飛び先アドレスJAの内容はk10で
あるから、CPU１はルーチンＬ１の処理50へと
ジヤンプして４ビツトのMH符号1101を発生す
る。また、ランレングスが黒ラン３６の場合、同
様にしてCPU１はルーチンＬ１の処理42へとジ
ヤンプして12ビツトのMH符号000001100111を発
生する。 CPU１は、１ライン分の符号を発生したのち
処理78を実行して変数Ｎ１の内容を補正し、つい
で、前述した手順と同様に判断20以後の処理を実
行して１ライン分の符号化処理を終了し、次の処
理へと移行する。 なお、処理78は、MH符号長が固定されていな
いため、１ライン分の符号データの量が必ずしも
８の倍数になるとは限らないことから手順に含ま
れている。すなわち、この処理78ではそのライン
の最終部分の符号データのうちFIFOバツフアに
転送されていない符号データの量を変数Ｎ１に加
え、これによつて変数Ｎ１の値を１ライン分の符
号データの量に一致させている。 ［効果］ 以上説明したように、本発明では符号変換時に
符号が何ビツト発生したかをいちいち計数してい
ないため、処理時間を大幅に短縮できるという効
果を有する。また、発生するMH符号の符号長に
応じた処理ステツプ数で、１つのMH符号を発生
することができるので、符号発生のための処理の
効率が向上するという効果も有する。また、１つ
の項目を２バイトで構成できるため、符号発生時
に参照するMH符号テーブルのサイズを縮小でき
るという効果も有する。
る白ラン（ランレングス５の白画素）は、第７図
に示したように飛び先アドレスJAとしてk10が記
憶されたアドレスm1の第１バイトおよび符号デ
ータCD′として1101が記憶されたアドレス（m1＋
１）の第２バイトによつてあらわされる。 また、同様にして12ビツトのMH符号
000001100111に対応する黒ラン３６（ランレング
ス36の黒画素）は、第８図に示したように飛び先
アドレスJAとしてk2が記憶されたアドレスm2の
第１バイト、および符号データCD′として
01100111が記憶されたアドレス（m2＋１）の第
２バイトによつてあらわされる。 本発明の一実施例に関る装置は、第１図に示し
た従来装置と同一構成を有し、そのCPU１が実
行する符号変換手順を第９図に例示する。なお、
同図で第３図と同じ部分には同一符号を付してそ
の説明は省略する。 まず、CPU１はRAM３のラインメモリに記憶
された画データのランレングスを計測し、その結
果に基づいてROM２の符号データを参照して対
応する符号データをRAM３の所定領域に読み出
す。 ついで、CPU１は読み出した符号データの飛
び先アドレスJAが示す処理から符号発生処理ル
ーチンＬ１を実行し、MH符号のMSBより順次
下位ビツトのデータを発生する。 例えば、ランレングスが白ランの場合、第７図
に示したように飛び先アドレスJAの内容はk10で
あるから、CPU１はルーチンＬ１の処理50へと
ジヤンプして４ビツトのMH符号1101を発生す
る。また、ランレングスが黒ラン３６の場合、同
様にしてCPU１はルーチンＬ１の処理42へとジ
ヤンプして12ビツトのMH符号000001100111を発
生する。 CPU１は、１ライン分の符号を発生したのち
処理78を実行して変数Ｎ１の内容を補正し、つい
で、前述した手順と同様に判断20以後の処理を実
行して１ライン分の符号化処理を終了し、次の処
理へと移行する。 なお、処理78は、MH符号長が固定されていな
いため、１ライン分の符号データの量が必ずしも
８の倍数になるとは限らないことから手順に含ま
れている。すなわち、この処理78ではそのライン
の最終部分の符号データのうちFIFOバツフアに
転送されていない符号データの量を変数Ｎ１に加
え、これによつて変数Ｎ１の値を１ライン分の符
号データの量に一致させている。 ［効果］ 以上説明したように、本発明では符号変換時に
符号が何ビツト発生したかをいちいち計数してい
ないため、処理時間を大幅に短縮できるという効
果を有する。また、発生するMH符号の符号長に
応じた処理ステツプ数で、１つのMH符号を発生
することができるので、符号発生のための処理の
効率が向上するという効果も有する。また、１つ
の項目を２バイトで構成できるため、符号発生時
に参照するMH符号テーブルのサイズを縮小でき
るという効果も有する。
第１図は符号変換処理装置を例示したブロツク
図、第２図は符号データテーブルの従来例を示す
模式図、第３図は符号変換処理の従来例を示すフ
ローチヤート、第４図は本発明の一実施例に係る
符号発生処理ルーチンの一例を示すフローチヤー
ト、第５図はFIFOバツフアにデータを転送する
ルーチンを例示するフローチヤート、第６図は本
発明の一実施例に係る符号データテーブルを例示
した模式図、第７図は白ラン５の符号データを示
した模式図、第８図は黒ラン３６の符号データを
示した模式図、第９図は本発明の一実施例に係る
符号変換処理手順を示したフローチヤートであ
る。 １……CPU、２……ROM、３……RAM。
図、第２図は符号データテーブルの従来例を示す
模式図、第３図は符号変換処理の従来例を示すフ
ローチヤート、第４図は本発明の一実施例に係る
符号発生処理ルーチンの一例を示すフローチヤー
ト、第５図はFIFOバツフアにデータを転送する
ルーチンを例示するフローチヤート、第６図は本
発明の一実施例に係る符号データテーブルを例示
した模式図、第７図は白ラン５の符号データを示
した模式図、第８図は黒ラン３６の符号データを
示した模式図、第９図は本発明の一実施例に係る
符号変換処理手順を示したフローチヤートであ
る。 １……CPU、２……ROM、３……RAM。
Claims (1)
- 【特許請求の範囲】 １ スキヤナで読み取つた画信号に発生する白黒
画素のランレングスを対応するMH符号に変換す
るフアクシミリ装置の符号変換装置において、 MH符号データをその取り得る最上位桁から１
ビツトずつ順次形成するとともに任意の桁の発生
処理から実行可能な符号発生処理手段と、 第１バイトには、上記符号発生処理手段が処理
開始すべき桁の発生処理の開始位置をあらわす処
理開始状態情報を、発生する符号の符号長に対応
して設定するとともに、第２バイトには、MH符
号の下位８ビツト以下のデータを設定し、１つの
MH符号に関するデータを上記第１バイトおよび
第２バイトの２バイトデータであらわしたMH符
号データテーブルを記憶した記憶手段と、 ランレングスに対応するMH符号を上記MH符
号データテーブルから読み出したのち、そのMH
符号の第２バイトのデータを上記符号発生処理手
段に与えた状態で、そのMH符号の第１バイトの
処理開始状態情報が示す開始位置から上記符号発
生処理手段の符号発生処理を実行開始する制御手
段を備えたことを特徴とするフアクシミリ装置の
符号変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3382783A JPS59160376A (ja) | 1983-03-03 | 1983-03-03 | ファクシミリ装置の符号変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3382783A JPS59160376A (ja) | 1983-03-03 | 1983-03-03 | ファクシミリ装置の符号変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59160376A JPS59160376A (ja) | 1984-09-11 |
| JPH0546145B2 true JPH0546145B2 (ja) | 1993-07-13 |
Family
ID=12397317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3382783A Granted JPS59160376A (ja) | 1983-03-03 | 1983-03-03 | ファクシミリ装置の符号変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59160376A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57207479A (en) * | 1981-06-16 | 1982-12-20 | Japan Radio Co Ltd | Encoding circuit |
-
1983
- 1983-03-03 JP JP3382783A patent/JPS59160376A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59160376A (ja) | 1984-09-11 |
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