JPH054703B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 複数のチヤネルを共通に制御するマイクロプロ
セツサにおいて、各チヤネルの処理単位を細分化
し、各チヤネルの処理の機会均等を図るために、
マイクロプログラムの一つの処理終了時に、続い
て行うべき処理の要求を発行できるようにして、
他のチヤネルの処理要求とマイクロプロセツサの
使用権に関する優先順位を取り直すことにより一
つのチヤネルがマイクロプロセツサを独占使用す
ることを避け、効率の良いチヤネル処理を行うよ
うにしたものである。

〔産業上の利用分野〕

本発明は、一般の計算機システムにおけるチヤ
ネル処理装置内のマイクロプロセツサへの割込み
処理方式に関わり、特に複数のチヤネルを共通に
平等に制御する必要のあるマイクロプロセツサの
起動方式に関するものである。

〔従来の技術〕

第７図はチヤネル処理装置を有する一般的な計
算機システムの構成を示す図である。第７図にお
いて、１は中央処理装置、２はチヤネル処理装
置、３は主記憶装置、４は記憶制御装置、CHは
チヤネル、１０は入出力装置をそれぞれ示してい
る。

チヤネル処理装置２は、従来、各個別チヤネル
CHを制御するチヤネル・モードと、中央処理装
置１からのIO命令を制御するCPUモードの二つ
のモードからなるマイクロプロセツサである。
CPUモードからチヤネル・モードへの切り替え
は、IO命令発行時にチヤネル番号に対応するレ
ジスタにIO命令が発行された旨の指示を出して
置くとチヤネルが都合が良い時に割込み要求を発
行してチヤネル・モードに切り替わる場合と、一
般にサイクル・スチールと呼ばれ、データ転送要
求が発生してチヤネル・モードに切り替わる場合
の二通りの場合がある。チヤネル・モードから
CPUモードの切り替えは、IO命令が終了しチヤ
ネル処理装置２が次のIO命令が発行されるのを
待つ場合か、サイクル・スチールが終了した場合
になる。

〔解決しようとする問題点〕

ところで最近は、チヤネル数の増大と、それに
伴う処理の高効率化の要求があり、従来のサイク
ル・スチール方式の改善が必要となつてきたが、
上述のような従来方式は下記のような欠点を有し
ているので、高効率化要求に応えることが出来な
い。

(a) １チヤネルのサイクル・スチール処理時間が
長いので他チヤネルの処理が待たされる。

(b) IO命令発行時にチヤネルが都合の良い時に
割込んでくるまで待つこと及び次のIO命令発
行を待つことはサイクル・スチール処理に入り
難くする要因である。

本発明は、上記の欠点を除去するものであつ
て、IO命令処理とIO命令以外の処理を平等に行
い得ると共に、１チヤネルの処理時間を短縮でき
るようになつたチヤネル制御方式を提供すること
を目的としている。

〔問題点を解決するための手段〕

そしてそのため、本発明のチヤネル制御方式
は、計算機システムにおけるチヤネル処理装置に
おいて、 複数のチヤネルを共通に制御するマイクロプロ
セツサ８を含むチヤネル共通制御部６と、 各チヤネルの処理をチヤネル番号順に循環的に
且つ個別に制御する個別制御部７と、 チヤネル共通制御部６から個別制御部７へ制御
情報を伝達すると共に個別制御部７からチヤネル
共通制御部６へ制御情報を伝達するための記憶手
段１１と、 マイクロプロセツサ８を制御するマイクロプロ
グラムから当該マイクロプログラム自身へのマイ
クロプログラム実行要求である所のマイクロ・ツ
ウ・マイクロのマイクロプログラム実行要求がセ
ツトされるマイクロ・ツウ・マイクロ用要求レジ
スタ１２−０と、 個別制御部７からのマイクロプログラム実行要
求である所の個別制御部マイクロプログラム実行
要求がセツトされる個別制御部用要求レジスタ１
２−１，１２−２，…と、 マイクロ・ツウ・マイクロ用要求レジスタ１２
−０および個別制御部用要求レジスタ１２−１，
１２−２，…の中から、マイクロプロセツサ８に
実行させるマイクロプログラム実行要求を選択す
る優先順位決定回路１３と を具備し、 マイクロ・ツウ・マイクロ用要求レジスタ１２
−０には、記憶手段１１に記憶されているマイク
ロ・ツウ・マイクロのマイクロプログラム実行要
求がセツトされ、 個別制御部用要求レジスタ１２−１，１２−
２，…には、個別制御部７から記憶手段１１を経
由して送られて来た個別制御部マイクロプログラ
ム実行要求がセツトされ、 チヤネル共通制御部６は、一連のチヤネル処理
を細分化して実行し、細分化された処理が終了し
た時に、次の細分化された処理の実行を要求する
ためのマイクロ・ツウ・マイクロのマイクロプロ
グラム実行要求を記憶手段１１に記憶させるよう
に構成されている ことを特徴とするものである。

〔実施例〕

本発明の基本的な考え方は下記に示すように １チヤネルのマイクロプログラム処理単位を
細分化する。

IO命令発行待ち及びIO命令実行待ちのマイ
クロプログラムのループを解消する。

ように、マイクロプロセツサの制御を行おうと言
うものである。そのために本発明は、 チヤネル処理装置内に、チヤネル個別の制御情
報を記憶しておく記憶手段と、該制御情報をチヤ
ネル番号順に循環的に且つ個別に制御する個別制
御部と、個別制御部によつて記憶手段から取り出
された各種処理要求をチヤネル番号順に要求の内
容毎に実行の優先順位を決定する優先順位決定回
路と、優先順位決定後にマイクロプログラム実行
のために上記記憶手段から該制御情報を読出す手
段と、マイクロプログラム実行終了に時処理要求
を上記記憶手段に書込む手段とを用意し、 (a) IO命令発行時には、中央処理装置からマイ
クロプロセツサを経由することなく、直接個別
制御部に通知し、個別制御部は、IO命令以外
の処理と同様にマイクロプログラム実行要求を
発行する。

(b) 従来なら連続して処理したような一連のマイ
クロプログラムを細分化し、他チヤネルの処理
のために一旦終了する。且つ終了時に、続いて
行うべきマイクロプログラムの処理要求を個別
制御部に通知し、個別制御部は、他の処理と同
様にマイクロプログラム実行要求を発行する。

と言うものである。

第１図は本発明が適用されるチヤネル処理装置
の概要を示す図である。第１図において、４′は
MCUインタフエース制御部、５は総括プロセツ
サ、６はチヤネル共通制御部、７は個別制御部、
８は第１のマイクロプロセツサ、９は第２のマイ
クロプロセツサ、１０はチヤネルをそれぞれ示し
ている。図示の例では、チヤネル処理装置２は16
台のチヤネル１０を持つているが、共通制御部６
と個別制御部７の組の４個を総括プロセツサ５に
接続することにより最大64個のチヤネル１０を制
御することが出来る。チヤネル処理装置２は、総
括プロセツサ５、チヤネル共通制御部６、個別制
御部７を有している。共通制御部６には第１のマ
イクロプロセツサ８が設けられ、個別制御部７に
は第２のマイクロプロセツサ９が設けられてい
る。総括プロセツサ５は、命令の実行と解読（対
CPU）、サブチヤネルのロード／ストア（対
MCU）、IO割込み（対CPU）などを行うもので
ある。共通制御部６の第１のマイクロプロセツサ
８は、IO命令の解析と実行、サブチヤネルのロ
ード／ストア、主記憶装置３との間のデータ転
送、CCW（チヤネル指令語）の読出し、IO割込み
等の機能を有している。個別制御部７の第２のマ
イクロプロセツサ９は、主にIOインタフエース
のシーケンス制御を行う機能、IOインタフエー
スのタグ・イン信号のオン／オフを見てタグ・ア
ウト信号のオン／オフを行う機能、更にはIOイ
ンタフエースのステータス解析を行う機能等を有
している。

第２図はチヤネル個別の制御情報を格納してお
く記憶手段の構成を示す図である。第２図におい
て、１１は記憶手段を示している。記憶手段１１
には、機番０のチヤネルの制御情報、機番１のチ
ヤネルの制御情報、…、機番Ｆのチヤネルの制御
情報が格納される。個別制御部７では、各チヤネ
ルの制御情報を循環的に記憶手段１１から読出し
て更新している。即ち、個別制御部７は、例えば
＃０サイクルで記憶手段１１内の機番０のチヤネ
ル制御情報を読出し、次のサイクルで判定処理を
行い、次のサイクルで書き込みを行い、＃１サイ
クルで記憶手段１１内の機番１のチヤネル制御情
報を読出し、次のサイクルで判定処理を行い、次
のサイクルで書き込みを行い、＃Ｆサイクルで記
憶手段１１内の機番Ｆのチヤネル制御情報を読出
し、次のサイクルで判定処理を行い、次のサイク
ルで書き込みを行い、＃０サイクルで再び記憶手
段１１内の機番０のチヤネル制御情報を読出し、
次のサイクルで判定処理を行い、次のサイクルで
書き込みを行う。共通制御部６は、必要な時に記
憶手段１１の制御情報を読み出し、処理終了時に
結果を記憶手段１１に書き込む。

記憶手段１１の中にはマイクロプログラム実行
要求（第１のマイクロプロセツサ８の）が含まれ
る。以下、マイクロプログラムと言つた場合に
は、第１のマイクロプロセツサ８のマイクロプロ
グラムを指す。このマイクロプログラム実行要求
には、以下に示すものがある。

１ IO命令の実行と解読 ２ サブチヤネルのロード／ストア ３ 主記憶装置との間のデータ転送 ４ チヤネル指令語の読出し ５ IO割込み チヤネル個別の制御情報を格納しておく記憶手
段１１の内には、チヤネル番号に同期して循環的
に制御する個別制御部７のみが読出し／書込みが
出来る制御レジスタと、共通制御部６及び個別制
御部７の両方から読出し／書込みが出来る制御レ
ジスタとがある。便宜上、前者を制御レジスタと
呼び、後者をスタツク・レジスタと呼ぶ。

第３図はスタツク・レジスタに格納されている
チヤネル個別の制御情報の一部のフオーマツトを
示す図である。第３図において、MM
REQUEST CODEはマイクロプログラムからマ
イクロプログラム自身への処理実行要求の内容を
示すコードであり、MMRQはMICRO TO
MICRO REQUESTの略であつてマイクロプロ
グラムからマイクロプログラム自身への処理実行
要求があることを示すものであり、MOPは
MICRO OPERATIONの略であつてMMRQに
関する処理実行中であることを示す。MOPをオ
ンにセツトするのは個別制御部７である。このと
きMMRQをオフにセツトする。IOPはIO
OPRATIONの略であつてIO命令に関する処理実
行中であることを示す。IOPをオンにセツトする
のは個別制御部７である。マイクロプログラムの
指示により、IOPはオフにセツトされる。DOP
はDATA OPRATIONの略であつてデータ転送
に関する処理実行中であることを示す。DOPを
オンにセツトするのは個別制御部７である。マイ
クロプログラムの指示によりDOPはオフにセツ
トされる。

第４図は制御レジスタに格納されているチヤネ
ル個別の制御情報の一部のフオーマツトを示す図
である。第４図において、IO REQUEST
CODEはIO命令コードであり、IORQはIO
REQUESTの略であつてIO命令処理実行要求が
あることを示す。DATA REQUST CODEはデ
ータ転送に関する処理実行要求の内容（例えば、
16バイト・ストアであること等）を示す。DRQ
はデータ転送に関する処理要求が発生したことを
示す。DRQをオンにセツトするのは個別制御部
７である。IORQは優先順位決定時にオフにセツ
トされ、同時にIOPがオンにセツトされる。同様
に、DRQは優先順位決定時にオフにセツトされ、
同時にDOPがオンにセツトされる。

第５図は個別制御部よつて取り出された各種処
理要求が優先順位決定回路を経由してマイクロプ
ロセツサ制御回路にチヤネル番号と共に処理要求
コードが伝達されるまでを示す図である。第５図
において、１２−ｉ（ｉ＝０，１，２…）は要求
レジスタ、１３は優先順位決定回路、１４は第１
のマイクロプロセツサ制御回路をそれぞれ示して
いる。要求レジスタ１２−０はMMRQに割当て
られ、要求レジスタ１２−１はIORQに割当てら
れ、要求レジスタ１２−２はDRQに割当てられ
る。Ｖは要求レジスタに格納されている処理要求
が有効なことを表している。各要求レジスタ１２
−０，１２−１，１２−２，…には、チヤネル番
号と処理要求コードREQ CODEが格納される。
要求レジスタ内のチヤネル機番はその要求が何れ
のチヤネルに関するものであるかを示している。
優先順位決定回路１３は、第１のマイクロプロセ
ツサ８によつて選択許可が指定されると、要求レ
ジスタ１２−０，１２−１，１２−２，…に格納
されている処理要求の中から優先順位に従つて１
個を選択し、選択された要求を出力する。優先順
位決定回路１３からの出力は、チヤネル機番と
REQ CODE MODIFIERから構成されている。
REQ CODE MODIFIERは、要求種別の大分類
（MMRQやIORQ，DRQ等）とREQ CODEより
なるものと考えてよい。優先順位決定回路１３の
出力は、第１のマイクロプロセツサ制御回路１４
に入力される。第１のマイクロプロセツサ制御回
路１４は、第１のマイクロプロセツサ８の制御記
憶に対するアドレス等を生成するものと考えてよ
い。第１のマイクロプロセツサ８は処理要求を処
理すると、選択許可を優先順位決定回路１３に与
える。

上述のように個別制御部７は、機番Ｎで定まる
タイミングで機番Ｎのスタツク・レジスタ及び制
御レジスタを読み出すが、処理要求がある場合に
は該当する要求レジスタが空であることを条件に
して、当該処理要求を該当する要求レジスタに書
き込む。もし空でなければ、機番Ｎのチヤネルに
割当てられている次のタイミングまで待たされ
る。

第６図は第２のマイクロプロセツサ９の１実施
例構成を示す図である。第６図において、１５は
第２のマイクロプロセツサ制御記憶、１６は制御
記憶アドレス・レジスタ、１７はセレクタ、１８
はアドレス保持用のシフトレジスタ、１９は制御
記憶データ・レジスタ、２０はタグアウト・レジ
スタ、２１はタグイン・レジスタ、２２は第２の
マイクロプロセツサ制御回路、２３は書込レジス
タをそれぞれ示している。アドレス・レジスタ１
６は制御記憶１５のアドレスを指定するものであ
る。制御記憶１５からの読出しが行われた後、ア
ドレス・レジスタ１６の内容は更新され、シフト
レジスタ１８の右端に入力される。シフトレジス
タ１８は15個のレジスタ要素を有している。アド
レス・レジスタ１６に格納されているアドレスが
機番Ｎのチヤネルを制御するためのマイクロ・オ
ーダの記憶場所を指定しているとすると、シフト
レジスタ１８の左端のレジスタ要素に格納されて
いるアドレスは機番Ｎ＋１のチヤネルを制御する
ためのマイクロ・オーダの記憶場所を指定してお
り、その次のレジスタ要素に格納されているアド
レスは機番Ｎ＋２のチヤネルを制御するためのマ
イクロ・オーダの記憶場所を指定している。以
下、同様である。シフトレジスタ１８の内容は１
サイクル毎に左方向にシフトされることは言うま
でもない。セレクタ１７は、選択指示信号の値に
従つて上側入力又は下側入力の何れか一方を選択
し、選択したアドレスをアドレス・レジスタ１６
に入力する。上側入力にはシフトレジスタ１８の
左端のレジスタ要素が接続されており、下側入力
には第２のマイクロプロセツサ制御回路２２によ
つて生成されたアドレスが供給される。制御記憶
１５から読出されたマイクロ・オーダは制御記憶
データ・レジスタ１９に格納される。制御記憶デ
ータ・レジスタ１９の内容によつて、個別制御部
７の各部の制御や記憶手段１１に対するデータ書
込み等が行われる。第２のマイクロプロセツサ制
御回路２２は、マイクロプロセツサ８からの処理
要求を処理するためのマイクロプログラムの先頭
アドレスを生成したり、タグイン・レジスタ２１
の内容に従つて制御記憶アドレスを更新する等の
制御を行うものである。書込レジスタ２３には、
記憶手段１１に書込まれるデータがセツトされ
る。

中央処理装置１が入出力命令を送る場合には、
以下のような動作をする。

(a) 先ず中央処理装置１が総括プロセツサ５及び
信号線ｌを介して個別制御部７に、入出力命令
を実行出来るか否かを問い合わせる。

(b) 個別制御部７は例えば記憶手段１１における
機番０の制御情報域を＃０サイクルで読み出
し、次のサイクルで判定処理を行い、次のサイ
クルで書き込みを行つているが、この判定処理
サイクル中に上記の問い合わせが来ていると、
OKか否かを判定し、OKならばチヤネル共通
制御部６に「IO命令コード、IOアドレス、
CCWの先頭アドレス」を読み出すように指示
する。この指示は、所定のIO REQUEST
CODE及びIOREQを記憶手段１１における機
番０の制御レジスタに書き込むことによつて行
われる。この際、要求レジスタ１２−１が空き
であれば、直ちにこの処理要求は要求レジスタ
１２−１にセツトされる。

(c) チヤネル共通制御部６は、上記処理要求に従
つてIO命令を読み出して来る。

(d) チヤネル共通制御部６は命令の種類の解析及
びCCWの読み出し後、個別制御部７にコマン
ドを伝える。

MM REQUEST CODE及びMMRQは例えば
次のような場合に、スタツク・レジスタに格納さ
れる。第１のマイクロプロセツサ８がエラー処理
に長時間かかるような場合に、例えば全体のエラ
ー処理をＡ，Ｂ，Ｃ，Ｄの部分に分割し、部分エ
ラー処理Ａが終了した時に部分エラー処理Ｂを要
求するMM REQUEST CODE及びMMRQをス
タツク・レジスタに書き込み、部分エラー処理Ｂ
が終了した時に部分エラー処理Ｃを要求するMM
REQUEST CODE及びMMRQをスタツク・レ
ジスタに書き込み、部分エラー処理Ｃが終了した
時に部分エラー処理Ｄを要求するMM
REQUEST CODE及びMMRQを該当するチヤ
ネル機番のスタツク・レジスタに書き込む。

また、第１のマイクロプロセツサ８がCCWフ
エツチ処理を行つていると想定する。CCWは、
指令コード、PCIフラグを含むフラグ類、データ
長及びデータ・アドレス等から構成されている
が、個別制御部７に直接必要な部分は指令コー
ド、データ長及びデータ・アドレスであるから、
CCWフエツチ処理を、CCWを主記憶からフエツ
チして指令コード、データ長及びデータ・アドレ
スを個別制御部７に送る処理と、PCI処理とに分
割する。第１のマイクロプロセツサ８は、CCW
を主記憶からフエツチして指令コード、データ長
及びデータ・アドレスを個別制御部７に送る処理
を行つた後、PCIフラグがオンであれば、PCI処
理を要求するMM REQUEST CODE及び
MMRQを該当するチヤネル機番のスタツク・レ
ジスタに書き込む。

〔発明の効果〕

以上の説明から明らかなように、本発明によれ
ば、チヤネル共通制御部のマイクロプログラムの
走行モードは、CPUモードとチヤネル・モード
とに分かれるのではなく、IO命令処理とIO命令
以外の処理について平等になり、且つ１チヤネル
の処理時間を短縮できる。

【図面の簡単な説明】

第１図は本発明が適用されるチヤネル処理装置
の概要を示す図、第２図はチヤネル個別の制御情
報を格納しておく記憶手段の構成を示す図、第３
図はスタツク・レジスタに格納されるチヤネル個
別の制御情報の一部のフオーマツトを示す図、第
４図は制御レジスタに格納されるチヤネル個別の
制御情報の一部のフオーマツトを示す図、第５図
は個別制御部によつて取り出された各種処理要求
が優先順位決定回路を経由して第１のマイクロプ
ロセツサ制御回路にチヤネル番号と共に処理コー
ドが伝達するまでを示した図、第６図は第２のマ
イクロプロセツサの１実施例構成を示す図、第７
図はチヤネル処理装置を有する一般的な計算機シ
ステムの構成を示す図である。 １……中央処理装置、２……チヤネル処理装
置、３……主記憶装置、４……記憶制御装置、５
……総括プロセツサ、６……チヤネル共通制御
部、７……個別制御部、８……第１のマイクロプ
ロセツサ、９……第２のマイクロプロセツサ、１
０……チヤネル、１１……記憶手段、１２……要
求レジスタ、１３……優先順位決定回路、１４…
…第１のマイクロプロセツサ制御回路、１５……
第２のマイクロプロセツサの制御記憶、１６……
制御記憶アドレス・レジスタ、１７……セレク
タ、１８……アドレス保持用のシフトレジスタ、
１９……制御記憶データ・レジスタ、２０……タ
グアウト・レジスタ、２１……タグイン・レジス
タ、２２……第２のマイクロプロセツサ制御回
路。

Claims (1)

1. 【特許請求の範囲】 １ 計算機システムにおけるチヤネル処理装置に
   おいて、 複数のチヤネルを共通に制御するマイクロプロ
   セツサ８を含むチヤネル共通制御部６と、 各チヤネルの処理をチヤネル番号順に循環的に
   且つ個別に制御する個別制御部７と、 チヤネル共通制御部６から個別制御部７へ制御
   情報を伝達すると共に個別制御部７からチヤネル
   共通制御部６へ制御情報を伝達するための記憶手
   段１１と、 マイクロプロセツサ８を制御するマイクロプロ
   グラムから当該マイクロプログラム自身へのマイ
   クロプログラム実行要求である所のマイクロ・ツ
   ウ・マイクロのマイクロプログラム実行要求がセ
   ツトされるマイクロ・ツウ・マイクロ用要求レジ
   スタ１２−０と、 個別制御部７からのマイクロプログラム実行要
   求である所の個別制御部マイクロプログラム実行
   要求がセツトされる個別制御部用要求レジスタ１
   ２−１，１２−２，…と、 マイクロ・ツウ・マイクロ用要求レジスタ１２
   −０および個別制御部用要求レジスタ１２−１，
   １２−２，…の中から、マイクロプロセツサ８に
   実行させるマイクロプログラム実行要求を選択す
   る優先順位決定回路１３と、 を具備し、 マイクロ・ツウ・マイクロ用要求レジスタ１２
   −０には、記憶手段１１に記憶されているマイク
   ロ・ツウ・マイクロのマイクロプログラム実行要
   求がセツトされ、 個別制御部用要求レジスタ１２−１，１２−
   ２，…には、個別制御部７から記憶手段１１を経
   由して送られて来た個別制御部マイクロプログラ
   ム実行要求がセツトされ、 チヤネル共通制御部６は、一連のチヤネル処理
   を細分化して実行し、細分化された処理が終了し
   た時に、次の細分化された処理の実行を要求する
   ためのマイクロ・ツウ・マイクロのマイクロプロ
   グラム実行要求を記憶手段１１に記憶させるよう
   に構成されている ことを特徴とするチヤネル制御方式。