JPH0547848B2 - - Google Patents

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JPH0547848B2
JPH0547848B2 JP59032068A JP3206884A JPH0547848B2 JP H0547848 B2 JPH0547848 B2 JP H0547848B2 JP 59032068 A JP59032068 A JP 59032068A JP 3206884 A JP3206884 A JP 3206884A JP H0547848 B2 JPH0547848 B2 JP H0547848B2
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JP
Japan
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voltage
circuit
voltage drop
power supply
mos transistor
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Takayasu Sakurai
Tetsuya Iizuka
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Tokyo Shibaura Electric Co Ltd
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

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  • Power Engineering (AREA)
  • Dram (AREA)
  • Control Of Electrical Variables (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は消費電力を低減させるスタンバイ期
間が設定された半導体メモリ等の半導体集積回路
に好適な電圧降下回路に関する。
〔発明の技術的背景〕
最近、実効チヤネル長が1μm程度もしくはそれ
以下のMOSトランジスタを用いた集積回路が開
発されつつある。このように実効チヤネル長が縮
小化されたMOSトランジスタでは、TTLもしく
は現在のMOS型集積回路の標準電源である5Vの
電圧がそのままドレインに印加されると、ホツト
キヤリアが生じて本来流れないはずのゲート電流
が流れ、この電流の一部がゲート中のトラツプに
捕獲されてゲート酸化膜が帯電し、閾値電圧が
徐々に変化することが知られている。そこで、こ
のような不都合を防止するために、外部電源電圧
が5Vの場合、内部でこの5Vか5V以下の、たとえ
ば3Vの電圧を作り出し、これを実効チヤネル長
が縮小化されたMOSトランジスタに印加するよ
うにしている。この際、電圧降下回路が必要であ
る。
第１図は一般的な定電圧電源回路をそのまま利
用した従来の電圧降下回路を示す。この回路は、
外部電源電圧VDDextが与えられる端子１１と内部
電源電圧VDDioを得る内部電源ライン１２との間
に可変インピーダンス手段としてのMOSトラン
ジスタ１３を挿入し、基準電圧発生回路１４で得
られる一定の基準電圧Vrefと内部電源電圧VDDioと
を差動増幅回路１５で比較し、その比較出力を
MOSトランジスタ１３のゲートに供給すること
によつて、降圧され一定化された電圧VDDioを得
るようにしている。すなわち、VDDioがVrefよりも
高ければ差動増幅回路１５の出力が高電位にな
り、MOSトランジスタ１３のインピーダンスは
比較的高くなる。するとこのMOSトランジスタ
１３で大きな電圧降下が生じる。従つて、VDDio
がVrefより高ければ、VDDioは低下する傾向にあ
り、これとは反対にVDDioがVrefより低ければ、
VDDioは上昇する傾向にある。それ故VDDioはVref
に固定される。そしてVrefを3Vにしておけば、
VDDioはVDDextにかかわらず常に3Vにされる。
〔背景技術の問題点〕
第１図の電圧降下回路において、差動増幅回路
１５、基準電圧発生回路１４等は電力を消費し、
典型的には2mA程度である。この電流を小さく
すれば応答時間が遅くなり、VDDioの定電圧性が
失なわれる。しかし、上記2mAという値は、内
部電源ライン１２から電圧の供給を受ける内部回
路の消費電流がないときにも流れる値で、この電
圧降下回路を有する集積回路が非選択の状態のと
きにも流れる。これは全く無駄な電流であり、電
池による動作等ができなくなつてしまう。ちなみ
に、電池動作をするためには上記電流を100μA程
度以下におさえる必要がある。
一方、半導体メモリ等ではスタンバイ期間と呼
ばれている消費電力を低減する期間が設定されて
おり、このスタンバイ期間に上記差動増幅回路１
５、基準電圧発生回路１４等の電源を遮断して、
電圧降下回路の消費電力を削減することも考えら
れる。ところが、このようにするとスタンバイ期
間では、VDDioがどのような電圧になるかわから
なくなつてしまう。一般に半導体メモリでは、ス
タンバイ期間でも記憶データを保持しておくため
に動作時と同様の電源電圧を供給しておかなけれ
ばならい。そしてこのスタンバイ期間の電源電圧
が異常に小さいか、もしくは大きい場合にはデー
タの破壊等が発生し、スタンバイ期間が終了した
時点での正常動作が期待できなくなつてしまう。
したがつて、上記のように電源を遮断することは
危険であり、常に動作させる必要がある。
このように従来の電圧降下回路は常に電力を消
費するので、この回路を含む集積回路の低消費電
力化を達成することができない。
〔発明の目的〕
この発明は上記のような事情を考慮してなされ
たものであり、その目的は外部電源電圧よりも値
が小さい電圧を常に安定して得ることが可能であ
り、しかもスタンバイ期間は消費電力を低減化す
ることができる電圧降下回路を提供することにあ
る。
〔発明の概要〕
この発明による電圧降下回路は、それぞれ外部
電源電圧よりも値が小さい電圧を形成する第１、
第２の電圧降下回路を設け、このうち動作時の消
費電力が比較的少ない第１の電圧降下回路は常時
動作させ、第１の電圧降下回路よりも消費電力が
多い第２の電圧降下回路はスタンバイ期間以外の
期間のみに動作させるようにしている。これによ
り、外部電源電圧よりも値が小さい電圧を常に安
定して得ることができ、しかもスタンバイ期間に
は消費電力を低減化することができる。
〔発明の実施例〕
以下図面を参照してこの発明の一実施例を説明
する。
第２図はこの発明の電圧降下回路の一実施例に
よる構成を示すブロツク図である。この実施例回
路は、端子１１に与えられる外部電源電圧VDDext
から値の小さい内部電源電圧VDDioをそれぞれ形
成する第１、第２の電圧降下回路１００，２００
を備えており、両電圧降下回路１００，２００で
形成され電圧VDDioはともに内部電圧ライン１２
に供給されている。上記内部電源ライン１２に
は、実効チヤネル長が1μm以下のメモリセル用
MOSトランジスタを含むメモリ回路３００が接
続されており、このメモリ回路３００は上記第
１、第２の電圧降下回路１００，２００によつて
形成される電圧VDDioが動作電圧として供給され
ている。上記メモリ回路３００は、非選択時にお
ける消費電力を低減させるスタンバイ期間が設定
されており、外部から供給されるチツプイネーブ
ル信号が“１”レベルにされているスタンバ
イ期間のときには内部動作が停止されて低消費電
力化が達成されている。
一方、前記第１、第２の電圧降下回路１００，
２００のうち、第１の電圧降下回路１００の動作
時における消費電力が第２の電圧降下回路２００
のそれよりも少なくされている。上記第１の電圧
降下回路１００は上記メモリ回路３００ののスタ
ンバイ期間とは無関係に常時動作するようにさ
れ、他方、第２の電圧降下回路２００は上記チツ
プイネーブル信号が供給されており、この信
号が“１”レベルにされているスタンバイ期
間のときには動作が停止され、省電力化が達成さ
れているとともに、電圧VDDioの発生が停止され
る。
また、上記第１の電圧降下回路１００は消費電
力が第２の電圧降下回路２００よりも少なくされ
ているので、出力の応答速度は第２の電圧降下回
路２００よりも遅い。なお、第２図の実施例回路
は同一の集積回路内に構成されている。
このような構成において、チツプイネーブル信
号が“０”レベルにされ、メモリ回路３００
が動作している場合には、第２の電圧降下回路２
００が動作して、VDDextから値の小さい内部電源
電圧VDDioが形成され、内部電源ライン１２に供
給される。このときは第１の電圧降下回路１００
も動作しており、この回路１００からも電圧
VDDioが形成され、内部電源ライン１２に供給さ
れている。この場合、VDDioの定電圧性は応答速
度が比較的速い第２の電圧降下回路２００によつ
て保持されているので、メモリ回路３００は
VDDextよりも小さくされ常に安定したVDDioで動作
する。
一方、チツプイネーブル信号が“１”レベ
ルにされるスタンバイ期間では、メモリ回路３０
０の動作が停止し、メモリ回路３００の低消費電
力化が行なわれている。このとき、第２の電圧降
下回路２００も上記信号によつて動作が停止
され、省電力化が達成される。一方、第１の電圧
降下回路１００はこのスタンバイ期間も動作して
おり、電圧VDDioを形成し内部電源ライン１２に
供給している。すなわち、スタンバイ期間では
VDDioの応答速度は第１の電圧降下回路１００に
よる遅いものとなり、VDDioの定電圧性が多少損
なわれるが、一応、内部電源ライン１２には
VDDextよりも値の小さな電圧VDDioが供給されてい
る。ところで、スタンバイ期間においてメモリ回
路３００に流れる電流は極めて少ないので、応答
速度の遅い第１の電圧降下回路１００からの電圧
VDDioでも、メモリ回路３００におけるデータの
安定記憶を十分に行なわせることができる。しか
も、このスタンバイ期間では、消費電力の多い第
２の電圧降下回路２００の動作が停止されている
ので、この期間の消費電力は極めて少なくされ、
これによつて電池によるバツクアツプ動作が可能
にされている。
第３図は第２図の実施例回路を具体化した回路
図であり、第２図と対応する箇所には同一符号を
付している。
前記第１の電圧降下回路１００は、前記端子１
１と内部電源ライン１２との間にソース、ドレイ
ン間が挿入された可変インピーダンス手段として
のＰチヤネルMOSトランジスタ１０１、内部電
源ライン１２とアースとの間に直列接続され、内
部電源ライン１２における電圧VDDioを所定の抵
抗比に応じて分割する２つの抵抗１０２，１０
３、前記端子１１とアースとの間に直列接続され
た抵抗１０４およびＮチヤネルMOSトランジス
タ１０５からなる直列回路、前記端子１１とアー
スとの間に直列接続されたＰチヤネルMOSトラ
ンジスタ１０６および抵抗１０７からなる直列回
路を備えている。そして、上記２つの抵抗１０
２，１０３の直列接続点の電圧V1がMOSトラン
ジスタ１０５のゲートに供給されており、上記抵
抗１０４とMOSトランジスタ１０５の直列接続
点の電圧V2がMOSトランジスタ１０６のゲート
に供給されており、さらに上記MOSトランジス
タ１０６と抵抗１０７の直列接続点の電圧V3が
前記MOSトランジスタ１０１のゲートに供給さ
れている。
この第１の電圧降下回路１００内に設けられて
いる抵抗１０２，１０３，１０４，１０７はいず
れも、たとえば不純物が導入されていない多結晶
シリコンによつて構成されており、その値は
1GΩ以上に設定されている。
前記第２の電圧降下回路２００は、前記端子１
１と内部電源ライン１２との間にソース、ドレイ
ン間が挿入された可変インピーダンス手段として
のＰチヤネルMOSトランジスタ２０１、前記端
子１１に与えられる外部電源電圧VDDextよりも値
が小さい一定した基準電圧Vrefを発生する基準電
圧発生回路２１０、上記基準電圧Vrefと内部電源
ライン１２における電圧VDDioとを比較する差動
増幅回路２２０を備えている。
上記基準電圧発生回路２１０は、前記端子１１
とアースとの間に直列接続されている１つのＰチ
ヤネルMOSトランジスタ２１１およびｎ個のＮ
チヤネルMOSトランジスタ２１２，２１２，…
によつて構成されており、上記MOSトランジス
タ２１１のゲートにはチツプイネーブル信号
が供給され、ｎ個のMOSトランジスタ２１２，
２１２，…の各ゲートはそれぞれのドレインに接
続されている。この基準電圧発生回路２１０は、
チツプイネーブル信号が“０”レベルにされ、
MOSトランジスタ２１１がオン状態にされたと
きにのみ、MOSトランジスタ２１１およびｎ個
のMOSトランジスタ２１２，２１２，…の直列
接続点から、各MOSトランジスタ２１２のしき
い値電圧VTHのｎ倍の電圧を基準電圧Vrefとして
発生する。
上記差動増幅回路２２０は、前記端子１１とア
ースとの間に直列接続されているＰチヤネル
MOSトランジスタ２２１および２つのＮチヤネ
ルMOSトランジスタ２２２，２２３、端子１１
とアースとの間に直列接続されているＰチヤネル
MOSトランジスタ２２４および２つのＮチヤネ
ルMOSトランジスタ２２５，２２６、インバー
タ２２７とから構成されている。そして上記２つ
のＰチヤネルMOSトランジスタ２２１，２２４
のゲートが接続され、さらにこの接続点はMOS
トランジスタ２２４および２２５の直列接続点２
２８に接続されている。上記MOSトランジスタ
２２３のゲートには前記基準電圧Vrefが供給され
ている。上記MOSトランジスタ２２６のゲート
には内部電源ライン１２の電圧VDDioが供給され
ている。上記２つのMOSトランジスタ２２２，
２２５のゲートには、上記インバータ２２７を介
してチツプイネーブル信号が並列的に供給さ
れている。そして上記２つのMOSトランジスタ
２２１，２２２の直列接続点に発生する電圧V11
が前記MOSトランジスタ２０１のゲートに供給
されている。
なお、第３図回路では、内部電源ライン１２と
アースとの間に電圧平滑用コンデンサ１６が挿入
されている。
いま第１の電圧降下回路において、電圧VDDio
が3.2Vときに電圧V1がたとえば0.8Vになるよう
に２つの抵抗１０２，１０３の抵抗比が設定され
ている。そして予めMOSトランジスタ１０５の
しきい値電圧が0.8Vに設定されているとすれば、
VDDioが3.2Vから上昇すると、上記MOSトランジ
スタ１０５はオン状態にされ、電圧V2は0Vに近
い値にされる。するとMOSトランジスタ１０６
はオン状態にされ、電圧V3はVDDextたとえば5V
に近い値となつてMOSトランジスタ１０１のイ
ンピーダンスは比較的高くされる。これにより、
このMOSトランジスタ１０１で大きな電圧降下
が生じ、VDDioは下げられる。
一方、VDDioが3.2Vから低下すると、MOSトラ
ンジスタ１０５はオフ状態にされ、電圧V2は
VDDext（5V）に近い値にされる。するとMOSトラ
ンジスタ１０６はオフ状態にされ、電圧V3はア
ース電圧（0V）に近い値となつてMOSトランジ
スタ１０１のインピーダンスは比較的低くされ
る。これにより、このMOSトランジスタ１０１
における降下電圧は小さなものにされ、VDDioは
上げられる。このようにしてこの第１の電圧降下
回路１００でVDDioが形成される。そしてこの第
１の電圧降下回路１００は、前記チツプイネーブ
ル信号とは無関係に常時動作するものである
が、直流貫通電流が流れている経路、すなわち２
つの抵抗１０２，１０３からなる直列回路、抵抗
１０４およびMOSトランジスタ１０５からなる
直列回路、MOSトランジスタ１０６および抵抗
１０７からなる直列回路にはそれぞれ、1GΩ以
上の値を持つ抵抗が少なくとも１つは挿入されて
いる。このため、VDDextの値を5Vとすると、この
第１の電圧降下回路１００に流れる電流は高々数
十nA程度のものになる。
第２の電圧降下回路２００では、チツプイネー
ブル信号が“１”レベルにされているとき、
基準電圧発生回路２１０内のMOSトランジスタ
２１１がオフ状態にされる。したがつてこのと
き、この回路２１０に流れる電流は０にされる。
さらに、信号が“１”レベルにされていると
き、差動増幅回路２２０内の２つのMOSトラン
ジスタ２２２，２２５が共にオフ状態にされるの
で、この回路２２０に流れる電両も０にされる。
すなわち、この期間ではこの第２の電圧降下回路
２００の動作が停止されて、省電力化が達成され
ている。
チツプイネーブル信号が“０”レベルにさ
れているとき、基準電圧発生回路２１０内の
MOSトランジスタ２１１がオン状態にされ、ｎ
個のMOSトランジスタ２１２，２１２，…に電
流が流れて基準電圧Vrefが発生される。一方、こ
のとき、差動増幅回路２２０内の２つのMOSト
ランジスタ２２２，２２５オン状態にされて、駆
動用の２つのMOSトランジスタ２２３，２２６
および負荷用の２つのMOSトランジスタ２２１，
２２４が動作し得る状態にされる。このとき、駆
動用の２つのMOSトランジスタ２２３，２２６
のゲートに供給されている電圧Vref，VDDioの大小
関係に応じて電圧V11が設定され、この電圧V11
によつてMOSトランジスタ２０１がゲート制御
されることによつて電圧VDDioとVrefとが一致する
ようにMOSトランジスタ２０１のインピーダン
スが設定される。
第４図ａは上記第３図中の第２の電圧降下回路
２００における各電圧変化を示す特性図であり、
横軸には時間が、縦軸には電圧がそれぞれとられ
ている。なお、第４図中の電圧V12は、前記直列
接続点２２８の電圧である。第４図に示すよう
に、外部電源電圧VDDextが変化しても、電圧VDDio
は速い応答速度でもつてVrefと一致するように制
御されていることがわかる。
第４図ｂは第３図中の内部電源ライン１２の消
費電流Iioの変化を示す特性図である。なお、第４
図ｂ中の電流Iextは外部から供給される電流であ
る。IextとIioとの差であるこの第２の電圧降下回
路２００の消費電流I0の平均値は2mA程度であ
る。
第５図は第３図中の第１の電圧降下回路１００
の動作開始時における各電圧変化を示す特性図で
ある。図示するように動作開始後、約300mseccm2
VDDioの値が3.2Vに達している。
なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能であることはいうまで
もない。たとえば、第１の電圧降下回路１００は
必ずしも第３図のようなものでなくとも良く、要
するに消費電力が第２の電圧降下回路２００より
も少ないものであればどのようなものであつても
よい。たとえば、第３図中の第２の電圧降下回路
２００において、チツプイネーブル信号によ
つて制御されるMOSトランジスタ２１１の代り
に高抵抗を用い、MOSトランジスタ２２２，２
２５を取り除き、残りのMOSトランジスタの素
子寸法を十分に小さくすることによつて、第２の
電圧降下回路２００を低消費電力化したものを用
いるようにしてもよい。
〔発明の効果〕
以上説明したようにこの発明によれば、外部電
源電圧よりも値が小さい電圧を常に安定して得る
ことが可能であり、しかもスタンバイ期間には消
費電力を低減化することができる電圧降下回路が
提供できる。
【図面の簡単な説明】
第１図は従来の電圧降下回路の回路図、第２図
はこの発明の一実施例による構成を示すブロツク
図、第３図は第２図の具体的回路図、第４図およ
び第５図はそれぞれ第３図回路の特性図である。 １１…端子、１２…内部電源ライン、１００…
第１の電圧降下回路、２００…第２の電圧降下回
路、３００…メモリ回路、２１０…基準電圧発生
回路、２２０…差動増幅回路。

Claims (1)

  1. 【特許請求の範囲】 １ 内部電源ラインを有し、内部消費電力を低減
    させるスタンバイ期間が設定された半導体集積回
    路内に形成され、 常時動作して外部電源電圧よりも値が小さい電
    圧を形成し上記内部電源ラインに供給する第１の
    電圧降下手段と、 スタンバイ期間以外の期間に動作して外部電源
    電圧よりも値が小さい電圧を形成し上記内部電源
    ラインに供給する第２の電圧降下手段と を具備し、上記第１の電圧降下手段の動作時にお
    ける消費電力が上記第２の電圧降下手段のそれよ
    りも少なくされていることを特徴とする電圧降下
    回路。 ２ 前記内部電源ラインには実効チヤネル長が
    1μm以下のMOSトランジスタを含む内部回路が
    接続されている特許請求の範囲第１項に記載の電
    圧降下回路。 ３ 前記内部回路がメモリセルを含む回路である
    特許請求の範囲第２項に記載の電圧降下回路。 ４ 前記第１の電圧降下手段は、各直流貫通電流
    の流れる経路に少なくとも1GΩ以上の抵抗値を
    有する抵抗が挿入されている特許請求の範囲第１
    項に記載の電圧降下回路。
JP59032068A 1984-02-22 1984-02-22 電圧降下回路 Granted JPS60176121A (ja)

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