JPH0548357U - 集積回路 - Google Patents

集積回路

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JPH0548357U
JPH0548357U JP9756291U JP9756291U JPH0548357U JP H0548357 U JPH0548357 U JP H0548357U JP 9756291 U JP9756291 U JP 9756291U JP 9756291 U JP9756291 U JP 9756291U JP H0548357 U JPH0548357 U JP H0548357U
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JP
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package
pin
pins
integrated circuit
grid array
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JP9756291U
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Inventor
徹 山口
Original Assignee
甲府日本電気株式会社
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Abstract

(57)【要約】 【構成】 １個のパッケージにグリッドアレイピンとフ
ラットピンとの２種類のピンを設ける。 【効果】 小さなＬＳＩを開発することが可能になり、
従って、高密度実装を可能にし、装置の全体の大きさを
小さくすることができる。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は集積回路に関し、特に多数のピンを有する集積回路に関する。
【０００２】
【従来の技術】
多数のピンを有する従来の集積回路（ＬＳＩ）は、グリッドアレイピンまたは フラットピンまたはリーディングチップキャリア等のうちのいずれか１種類のピ ンを備えているのみである。
【０００３】
【考案が解決しようとする課題】
上述したような従来の集積回路は、内部のゲート数があまり多くないのに多数 の入出力ピンを必要とする場合、ゲート数に対して比較的大きなパッケージにな るという欠点を有している。
【０００４】
【課題を解決するための手段】
本考案の集積回路は、１個のパッケージと、前記１個のパッケージに設けた複 数個のグリッドアレイピンと、前記１個のパッケージに設けた複数個のフラット ピンとを備えている。
【０００５】
【実施例】
次に、本考案の実施例について図面を参照して説明する。
【０００６】 図１は本考案の一実施例を示す図で、（ａ）は正面図、（ｂ）は底面図である 。
【０００７】 図１において、パッケージ３は、側面にフラットピン１を、また底面にグリッ ドアレイピン２を設けてある。フラットピン１は、従来から用いられているクワ ッドフラットパッケージ（ＱＦＰ）と同等のピンであり、グリッドアレイピン２ は、従来から用いられているピングリッドアレイ（ＰＧＡ）と同等のピンである 。
【０００８】 このように、１個のパッケージに２種類のピンを設けるように構成することに より、ゲート数に制限がないとき、同じピン数で小さなＬＳＩを開発することが 可能になる。
【０００９】
【考案の効果】
以上説明したように、本考案の集積回路は、１個のパッケージにグリッドアレ イピンとフラットピンとの２種類のピンを設けることにより、小さなＬＳＩを開 発することが可能になるという効果があり、従って、高密度実装を可能にし、装 置の全体の大きさを小さくすることができるという効果がある。
【図面の簡単な説明】
【図１】本考案の一実施例を示す図で、（ａ）は正面
図、（ｂ）は底面図である。
【符号の説明】
１ フラットピン ２ グリッドアレイピン ３ パッケージ

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項１】 １個のパッケージと、前記１個のパッケ
    ージに設けた複数個のグリッドアレイピンと、前記１個
    のパッケージに設けた複数個のフラットピンとを備える
    ことを特徴とする集積回路。
JP9756291U 1991-11-28 1991-11-28 集積回路 Withdrawn JPH0548357U (ja)

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JP9756291U JPH0548357U (ja) 1991-11-28 1991-11-28 集積回路

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JP9756291U JPH0548357U (ja) 1991-11-28 1991-11-28 集積回路

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JPH0548357U true JPH0548357U (ja) 1993-06-25

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Effective date: 19960208