JPH0548433U - Ｃｍｏｓ形可変遅延回路 - Google Patents

Abstract

(57)【要約】 【目的】 遅延時間の最小可変幅を小さくすると共に遅
延時間のバラツキを低減させる。 【構成】 ＣＭＯＳ形バッファ回路Ｂ_i の出力側にＣＭ
ＯＳ形トランスミッションゲートＴＧ_i を接続した直列
回路をｎ個（ｎは２以上の整数で図１の例ではｎ＝２）
並列に接続して成る直並列回路が入力端子ＩＮと出力端
子ＯＵＴとの間に接続される。トランスミッションゲー
トＴＧ₁ 〜ＴＧ_n は選択的にオン、オフされ、出力端子
ＯＵＴに接続される負荷容量Ｃ_L に対するＩＮ→ＯＵＴ
間の遅延時間が可変される。前記直列回路の等価直列抵
抗値の大きさに適当な差を設けてもよい。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、ＣＭＯＳ論理回路の遅延時間のバラツキの補正や、ＩＣの遅延時 間の測定に使用されるＣＭＯＳ形可変遅延回路に関し、特に遅延時間の最小可変 幅を小さくしたものである。

【０００２】

【従来の技術】

ＣＭＯＳ論理回路を構成した場合、バイポーラ論理回路より遅延時間の製造バ ラツキが大きいため、回路間の接続で、タイミングマージンが不足する等の障害 が発生することがしばしばある。その対策として遅延量のバラツキを補正するた めに、ＣＭＯＳ形可変遅延回路が必要となる。また、このような可変遅延回路は ＩＣの遅延時間の測定にも用いられる。

【０００３】 図４に示すのは従来のこの種の可変遅延回路で、Ａはインバータ２段構成のバ ッファＢ_a と、インバータ４段構成のバッファＢ_b とをマルチプレクサＭで切り 換える場合である。Ｂはバッファのない信号線Ｌと２段構成のバッファＢ_a とを 切り換える場合、またＣは、信号Ｌと４段構成のバッファＢ_b とを切り換える場 合である。これら各種の可変遅延回路は、単独または必要に応じ適宜に組み合わ され、縦続に接続されて使用される。

【０００４】 バッファＢ_a ，Ｂ_b の遅延時間はそれぞれ、例えば公称２００pS及び４００pS である。また、マルチプレクサＭの遅延時間は２００pS程度である。ＡまたはＢ のマルチプレクサＭを切り換えることによって、遅延時間を最小２００pSだけ、 Ｃでは４００pSの増減を行える。

【０００５】

【考案が解決しようとする課題】

従来の可変遅延回路では遅延時間の最小可変幅を約２００pSより小さくできな いために、ＣＭＯＳ論理ＩＣ回路の遅延時間のバラツキの補正精度が悪くなる欠 点があった。またＩＣの遅延時間の高精度の測定に対応できない問題もあった。 また、マルチプレクサＭの遅延時間が２００pS程度と可なり大きく、そのバラ ツキも大きいために、可変遅延回路の遅延時間のバラツキが大きくなる欠点があ った。

【０００６】 この考案の目的は、上記従来の難点を解決して、可変遅延回路の最小可変幅を 従来より小さくすると共に、遅延時間のバラツキを低減させようとするものであ る。

【０００７】

【課題を解決するための手段】

この考案のＣＭＯＳ形可変遅延回路は、ＣＭＯＳ形バッファ回路の出力側にＣ ＭＯＳ形トランスミッションゲートを接続した直列回路を複数個並列に接続して 成る直並列回路を入力端子と出力端子との間に接続し、前記複数のトランスミッ ションゲートを選択的にオン、オフさせて、前記出力端子に接続される負荷容量 に対する前記入出力端子間の遅延時間を可変するものである。前記複数の直列回 路の等価直列抵抗値の大きさに差を設けるようにしてもよい。

【０００８】

【実施例】

この考案の可変遅延回路は図１に示すように、ＣＭＯＳ形バッファ回路Ｂ_i （ ｉ＝１，２…ｎ；図１ではｎ＝２としている）の出力側に一種の双方向性スイッ チであるＣＭＯＳ形のトランスミッションゲート（バイラテラルゲートとも言う ）ＴＧ_i を接続した直列回路をｎ個並列に接続して成る直並列回路が入力端子Ｉ Ｎと出力端子ＯＵＴとの間に接続される。そして、トランスミッションゲートＴ Ｇ₁ 〜ＴＧ_n が選択的にオン、オフ制御されて、出力端子ＯＵＴに接続される負 荷容量Ｃ_L に対する入出力端子間の遅延時間Ｔ_d が可変される。

【０００９】 ＣＭＯＳ形バッファ回路Ｂ_i はＣＭＯＳ形インバータ（ＮＯＴ回路）Ｎを２個 直列に接続して構成される。トランスミッションゲートＴＧ_i の制御端子Ｃ及び Ｄにはセレクト端子ＳＥＬ_i に与えられたセレクト信号Ｓ_siをＣＭＯＳ形のイン バータＮ_iaを介して反転させた信号Ｓ_i とそのＳ_i をＣＭＯＳ形のインバータＮ _ib で更に反転させた信号Ｓ_i ^* とがそれぞれ同時に印加される。

【００１０】 ＣＭＯＳ形インバータＮ，Ｎ_ia，Ｎ_ibは良く知られているものであって、図２ Ａに示すように、エンハンスメント形でｎチャネル（ｎ形）のＭＯＳトランジス タＱ₁ と、エンハンスメント形でｐチャネル（ｐ形）ＭＯＳトランジスタＱ₂ と を組み合わせて用いる相補形（ Complementary形）のトランジスタ回路である。 トランジスタＱ₁ とＱ₂ とのドレーンが互いに接続されて、出力端子ＯＵＴに接 続され、入力端子ＩＮはＱ₁ ，Ｑ₂ のゲートにそれぞれ接続される。入力がＨ（ 高）レベルになれば、トランジスタＱ₁ がオンするが、トランジスタＱ₂ はオフ され、従って出力はＬ（低）レベルになる。一方、入力がＬレベルであれば、逆 にトランジスタＱ₂ はオンし、トランジスタＱ₁ はオフされ、出力はＨレベルに なる。

【００１１】 トランスミッションゲートＴＧ_i は図２Ｂに示すように、バッファ回路と同様 、エンハンスメント形ｎ及びｐチャネルＭＯＳトランジスタＱ₁ 及びＱ₂ で構成 される。端子Ａと端子Ｂとの間が信号伝送路で、信号を両方向に通すことができ る。端子Ｃ及びＤよりトランジスタＱ₁ ，Ｑ₂ の各ゲートに互いに反転した制御 信号Ｓ，Ｓ^* がそれぞれ印加される。制御信号ＳがＨレベル、Ｓ^* がＬレベルの とき、トランジスタＱ₁ ，Ｑ₂ はオンし、ＳがＬレベル、Ｓ^* がＨレベルのとき 共にオフとなる。トランスミッションゲートＴＧ_i 単独の負荷容量Ｃ_L に対する 遅延時間は通常数１０pSと比較的小さく、そのバラツキも小さい。

【００１２】 図１の可変遅延回路は図３Ａの等価回路で表すことができる。抵抗器ｒ_i はバ ッファ回路Ｂ_i とトランスミッションゲートＴＧ_i との直列回路の等価直列抵抗 である。端子ＳＥＬ_i に印加されるセレクト信号Ｓ_siのＬまたはＨに応じて、ス イッチＳＷ_i はそれぞれオンまたはオフとされる。 ｎ＝２で、等価直列抵抗ｒ_i ≒ｒ₂ に設定した場合には、図３Ｂに示すように ＳＷ₁ がオン、ＳＷ₂ がオフのとき、負荷容量Ｃ_L と合成抵抗との時定数は、τ ＝ｒ₁ Ｃ_L となり、ＳＷ₁ 及びＳＷ₂ が共にオンのとき、τ＝（ｒ₁ ／２）Ｃ_L で前の半分になる。ＩＮ→ＯＵＴの遅延時間Ｔ_d は時定数τにほゞ比例するので 、前者の場合大きく、後者の場合その１／２になる。なお、スイッチが共にオフ のときは遅延回路の出力インピーダンスはハイインピーダンスとなる。通常この 場合のセレクト信号の組み合わせは、出力の符号（ＬまたはＨ）が不確定となる ので使用禁止にされる。

【００１３】 一般にｎ段構成で、ｒ₁ ≒ｒ₂ ≒…≒ｒ₂ で、全てのスイッチをオンにした場 合には、τ＝（ｒ₁ ／ｎ）Ｃ_L となり、遅延時間Ｔ_d は１段のみオンの場合の１ ／ｎとなる。 スイッチが１段のみオンの場合、例えばＴ_d ≒２００pSである。従って、ｎ＝ ２の場合、２段オンのときＴ_d ≒１００pSとなる。ｎ＝３の場合、スイッチをオ ンにする段数を１，２，３と変化させると、Ｔ_d を２００，１００，６７pSと可 変できる。このときの最小可変幅は１００−６７＝３３pSとなる。ｎ＝４の場合 は、同様に２００，１００，６７，５０pSと可変でき、最小可変幅は６７−５０ ＝１７pSとなる。

【００１４】 ｎ＝２で、直列回路の等価直列抵抗をｒ₁ ＜ｒ₂ に設定した場合には、図３Ｃ に示すように、スイッチＳＷ₁ ，ＳＷ₂ のオン、オフの組み合わせによって時定 数はτ＝ｒ₂ Ｃ_L （大），τ＝ｒ₁ Ｃ_L （中），τ＝ｒ₁ ｒ₂ Ｃ_L ／（ｒ₁ ＋ｒ ₂ ）（小）となり、遅延時間Ｔ_d を大、中、小と可変できる。 なお、図１の回路で、出力端子ＯＵＴを必要に応じ高抵抗を介してＨまたはＬ レベルにプルアップして図３Ｂ，Ｃの両スイッチ共オフで、高出力インピーダン スの場合の出力レベルをＨまたはＬに確定させ、使用禁止を解除することもでき る。

【００１５】 図１のバッファ回路Ｂ_i とトランスミッションゲートＴＧ_i とインバータＮ_ia ，Ｎ_ibとの組み合わせ回路はＣＭＯＳバスドライバロッジックと言われる。従っ て、この考案はＣＭＯＳバスドライバロジックをｎ段並列に接続して構成したも のである。

【００１６】

【考案の効果】

この考案によれば、バッファ回路Ｂ_i とトランスミッションゲートＴＧ_i との 直列回路をｎ段並列に接続し、その並列段数ｎを適宜増減することによって、可 変遅延回路の最小可変幅を従来より可なり小さく設定できる。 また、この考案では従来のマルチプレクサに代わってトランスミッションゲー トを用いており、トランスミッションゲートは遅延時間が数１０pSと小さく、そ のバラツキも従来のマルチプレクサの数分の１と可なり小さいので、可変遅延回 路の遅延時間のバラツキを従来より大幅に小さくできる。

【図面の簡単な説明】

【図１】この考案の実施例を示す回路図。

【図２】Ａは図１のバッファ回路の詳細回路図、Ｂは図
１のトランスミッションゲートの詳細回路図。

【図３】Ａは図１の等価回路、Ｂ及びＣはＡの負荷容量
Ｃ_L に対する入出力端子間の時定数τを示す図で、Ｂは
等価直列接続ｒ₁ ≒ｒ₂ の場合、Ｃはｒ₁ ＜ｒ₂ の場
合。

【図４】従来の可変遅延回路の例を示す回路図。

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】 ＣＭＯＳ形バッファ回路の出力側にＣＭ
   ＯＳ形トランスミッションゲートを接続した直列回路を
   複数個並列に接続して成る直並列回路を入力端子と出力
   端子との間に接続し、 前記複数のトランスミッションゲートを選択的にオン、
   オフさせて、前記出力端子に接続される負荷容量に対す
   る前記入出力端子間の遅延時間を可変することを特徴と
   する、 ＣＭＯＳ形可変遅延回路。
2. 【請求項２】 前記複数の直列回路の等価直列抵抗値の
   大きさに差を設けたことを特徴とする請求項１記載のＣ
   ＭＯＳ形可変遅延回路。