JPH0548545A - パルス符号変調伝送装置 - Google Patents
パルス符号変調伝送装置Info
- Publication number
- JPH0548545A JPH0548545A JP16120391A JP16120391A JPH0548545A JP H0548545 A JPH0548545 A JP H0548545A JP 16120391 A JP16120391 A JP 16120391A JP 16120391 A JP16120391 A JP 16120391A JP H0548545 A JPH0548545 A JP H0548545A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data
- transmission
- circuit
- parity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 80
- 238000001514 detection method Methods 0.000 claims abstract description 37
- 230000008707 rearrangement Effects 0.000 claims description 14
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 230000007547 defect Effects 0.000 abstract 2
- 230000006866 deterioration Effects 0.000 abstract 1
- 230000002159 abnormal effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000005856 abnormality Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 239000000284 extract Substances 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】 （修正有）
【目的】上位のビットほど大きい振幅値に対応させる信
号の雑音発生を低減して信号品質の劣化を小さくする。 【構成】伝送路の第７ビットに異常があるとき、受信側
受信部でパリティ誤り検出回路３２がパリティ誤りを検
出し、パリティ誤り検出信号４４を高頻度で出力する。
制御回路３４は検出信号４４を一定時間受信すると、試
験実行信号４２を一定時間出力する。これにより送信側
送信部の試験データ発生回路で試験データを発生し、受
信側受信部の試験データ誤り検出回路３３で受信し試験
データのチェックが行われ結果が試験データ誤り情報４
３として制御回路に報告され、第７ビットの異常が報告
されると他のビットを正常ビットとして正常ビット位置
情報４１を出力する。ビット組替回路３１は情報４１を
受信すると伝送データ１２の正常ビットを出力データ４
５のビットに配置し、ビット０は論理「０」の値にす
る。
号の雑音発生を低減して信号品質の劣化を小さくする。 【構成】伝送路の第７ビットに異常があるとき、受信側
受信部でパリティ誤り検出回路３２がパリティ誤りを検
出し、パリティ誤り検出信号４４を高頻度で出力する。
制御回路３４は検出信号４４を一定時間受信すると、試
験実行信号４２を一定時間出力する。これにより送信側
送信部の試験データ発生回路で試験データを発生し、受
信側受信部の試験データ誤り検出回路３３で受信し試験
データのチェックが行われ結果が試験データ誤り情報４
３として制御回路に報告され、第７ビットの異常が報告
されると他のビットを正常ビットとして正常ビット位置
情報４１を出力する。ビット組替回路３１は情報４１を
受信すると伝送データ１２の正常ビットを出力データ４
５のビットに配置し、ビット０は論理「０」の値にす
る。
Description
【０００１】
【産業上の利用分野】本発明はパルス符号変調伝送装置
に関する。
に関する。
【０００２】
【従来の技術】従来のパルス符号変調伝送装置では、送
信部の入力データがそのまま伝送データとして伝送さ
れ、受信部で出力データとして取り出される。入力デー
タは、例えば音声データなどの振幅値を表わすデータで
あり、上位ビットほど大きい振幅値に対応するよう符号
化されている。
信部の入力データがそのまま伝送データとして伝送さ
れ、受信部で出力データとして取り出される。入力デー
タは、例えば音声データなどの振幅値を表わすデータで
あり、上位ビットほど大きい振幅値に対応するよう符号
化されている。
【０００３】
【発明が解決しようとする課題】上述した従来のパルス
符号変調伝送装置は、上位のビットほど大きい振幅値に
対応するよう符号化して伝送する構成となっているの
で、伝送路において特定のビットの信号系統に異常が発
生した場合、そのビットが大きい振幅値に対応するビッ
トであるほど大きい雑音が発生して伝送データの品質が
低下するという欠点がある。
符号変調伝送装置は、上位のビットほど大きい振幅値に
対応するよう符号化して伝送する構成となっているの
で、伝送路において特定のビットの信号系統に異常が発
生した場合、そのビットが大きい振幅値に対応するビッ
トであるほど大きい雑音が発生して伝送データの品質が
低下するという欠点がある。
【０００４】
【課題を解決するための手段】本発明のパルス符号変調
伝送装置は、上位のビットほど大きい振幅値に対応する
入力データを送信部に入力して受信部から出力データを
得るパルス符号変調伝送装置において、前記送信部は伝
送路の正常なビットの位置を示す正常ビット位置情報を
相手受信部から受けて前記伝送路の正常ビットに入力デ
ータの上位からのビットを配置する第１のビット組替回
路と、通常は前記第１のビット組替回路からのデータを
通過させ前記相手受信部から試験実行信号を受けたとき
は所定の試験データを発生して前記伝送路に伝送データ
を送出する試験データ発生回路と、正常ビット位置情報
を受けて伝送データの正常ビットに対しパリティを生成
して前記伝送路にパリティビットを送出するパリティ生
成回路とを備え、前記受信部は受信した伝送データに対
し正常ビット位置情報に基づき相手送信部の前記第１の
ビット組替回路と逆の変換を行って出力データとして出
力する第２のビット組替回路と、前記正常ビット位置情
報により伝送データの正常ビットと受信したパリティビ
ットからパリティ誤りを検出しパリティ誤り検出信号を
発生するパリティ誤り検出回路と、前記伝送データを入
力し試験実行信号を受けたときは受信した試験データの
誤りをビットごとに検出して試験データ誤り情報を出力
する試験データ誤り検出回路と、前記パリティ誤り検出
回路から予め設定した一定時間に所定の頻度以上のパリ
ティ誤り検出信号を受けたとき一定時間前記試験実行信
号を前記試験データ誤り検出回路および前記相手送信部
に出力し試験期間中の試験データ誤り情報において誤り
の発生しなかった伝送データのビット位置を正常ビット
位置情報として前記第２のビット組替回路，前記パリテ
ィ誤り検出回路および前記相手送信部に送出する制御回
路とを備えている。
伝送装置は、上位のビットほど大きい振幅値に対応する
入力データを送信部に入力して受信部から出力データを
得るパルス符号変調伝送装置において、前記送信部は伝
送路の正常なビットの位置を示す正常ビット位置情報を
相手受信部から受けて前記伝送路の正常ビットに入力デ
ータの上位からのビットを配置する第１のビット組替回
路と、通常は前記第１のビット組替回路からのデータを
通過させ前記相手受信部から試験実行信号を受けたとき
は所定の試験データを発生して前記伝送路に伝送データ
を送出する試験データ発生回路と、正常ビット位置情報
を受けて伝送データの正常ビットに対しパリティを生成
して前記伝送路にパリティビットを送出するパリティ生
成回路とを備え、前記受信部は受信した伝送データに対
し正常ビット位置情報に基づき相手送信部の前記第１の
ビット組替回路と逆の変換を行って出力データとして出
力する第２のビット組替回路と、前記正常ビット位置情
報により伝送データの正常ビットと受信したパリティビ
ットからパリティ誤りを検出しパリティ誤り検出信号を
発生するパリティ誤り検出回路と、前記伝送データを入
力し試験実行信号を受けたときは受信した試験データの
誤りをビットごとに検出して試験データ誤り情報を出力
する試験データ誤り検出回路と、前記パリティ誤り検出
回路から予め設定した一定時間に所定の頻度以上のパリ
ティ誤り検出信号を受けたとき一定時間前記試験実行信
号を前記試験データ誤り検出回路および前記相手送信部
に出力し試験期間中の試験データ誤り情報において誤り
の発生しなかった伝送データのビット位置を正常ビット
位置情報として前記第２のビット組替回路，前記パリテ
ィ誤り検出回路および前記相手送信部に送出する制御回
路とを備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例における送信部を
示すブロック図、図２は本発明の一実施例における受信
部を示すブロック図である。
示すブロック図、図２は本発明の一実施例における受信
部を示すブロック図である。
【０００７】まず、図１を用いて本実施例における送信
部の構成について説明する。
部の構成について説明する。
【０００８】入力端子２１に入力される入力データ１１
は８ビットのパルス符号変調データであり、ビット組替
回路１に供給される。またビット組替回路１は信号分離
回路４から正常ビット位置情報１５が供給される。正常
ビット位置情報１５は伝送路において伝送データ１２を
伝送する８個のビットの中で正常なビットの位置番号で
ある。
は８ビットのパルス符号変調データであり、ビット組替
回路１に供給される。またビット組替回路１は信号分離
回路４から正常ビット位置情報１５が供給される。正常
ビット位置情報１５は伝送路において伝送データ１２を
伝送する８個のビットの中で正常なビットの位置番号で
ある。
【０００９】ここではデータの最上位から最下位のビッ
ト位置番号を「７，６，５，４，３，２，１，０」とす
る。また、これらのビットを「ビット７〜ビット０」と
呼ぶこととする。
ト位置番号を「７，６，５，４，３，２，１，０」とす
る。また、これらのビットを「ビット７〜ビット０」と
呼ぶこととする。
【００１０】ビット組替回路１は伝送データ１２の正常
ビットの上位からの位置に入力データ１１をその最上位
ビットから配置してビットの組替えを行う。たとえば正
常ビットがビット６，４，３，２，１，０のとき入力デ
ータ１１のビット７，６，５，４，３，２をそれぞれ伝
送データ１２のビット６，４，３，２，１，０に配置す
る。このとき入力データ１１のビット１，０は配置され
ない。また伝送データ１２のビット１，０は任意の値と
する。
ビットの上位からの位置に入力データ１１をその最上位
ビットから配置してビットの組替えを行う。たとえば正
常ビットがビット６，４，３，２，１，０のとき入力デ
ータ１１のビット７，６，５，４，３，２をそれぞれ伝
送データ１２のビット６，４，３，２，１，０に配置す
る。このとき入力データ１１のビット１，０は配置され
ない。また伝送データ１２のビット１，０は任意の値と
する。
【００１１】ビット組替回路１の出力は試験データ発生
回路２に供給される。試験データ発生回路２は伝送デー
タ１２を伝送する伝送路の８個の各ビットの状態を調べ
るため試験データを発生する回路である。
回路２に供給される。試験データ発生回路２は伝送デー
タ１２を伝送する伝送路の８個の各ビットの状態を調べ
るため試験データを発生する回路である。
【００１２】試験データ発生回路２は、通常、ビット組
替回路１の出力するデータを通過させ、信号分離回路４
から試験実行信号１６を受信したときはあらかじめ決め
られたパターン〔「５５」「ＡＡ」（１６進数表示）な
ど〕の試験データを出力する。試験データ発生回路２の
出力は伝送データ１２として伝送路に送出されるととも
にパリティ生成回路３に供給される。
替回路１の出力するデータを通過させ、信号分離回路４
から試験実行信号１６を受信したときはあらかじめ決め
られたパターン〔「５５」「ＡＡ」（１６進数表示）な
ど〕の試験データを出力する。試験データ発生回路２の
出力は伝送データ１２として伝送路に送出されるととも
にパリティ生成回路３に供給される。
【００１３】パリティ生成回路３は信号分離回路４から
供給される正常ビット位置情報１５により、伝送データ
１２の正常ビットのみを対象に偶数または奇数のパリテ
ィを生成し、パリティビット１３を伝送路に送出する。
供給される正常ビット位置情報１５により、伝送データ
１２の正常ビットのみを対象に偶数または奇数のパリテ
ィを生成し、パリティビット１３を伝送路に送出する。
【００１４】信号分離回路４は相手受信部から伝送され
る制御情報１４を正常ビット位置情報１５と試験実行信
号１６に分離する回路である。この分離動作はビット位
置情報１５および試験実行信号１６に相手受信部で付加
される識別情報により行う。
る制御情報１４を正常ビット位置情報１５と試験実行信
号１６に分離する回路である。この分離動作はビット位
置情報１５および試験実行信号１６に相手受信部で付加
される識別情報により行う。
【００１５】次に、図２を用いて本実施例における受信
部の構成について説明する。
部の構成について説明する。
【００１６】相手送信部から伝送された伝送データ１２
はビット組替回路３１，パリティ誤り検出回路３２およ
び試験データ誤り検出回路３３に入力される。
はビット組替回路３１，パリティ誤り検出回路３２およ
び試験データ誤り検出回路３３に入力される。
【００１７】ビット組替回路３１は制御回路３４から供
給される正常ビット位置情報４１により相手送信部のビ
ット組替回路１と逆の動作を行ったのちにその出力を出
力データ４５として出力端子５１に出力する。すなわ
ち、伝送データ１２の正常ビットの上位からのビットを
出力データ４５の最上位ビットから配置する。
給される正常ビット位置情報４１により相手送信部のビ
ット組替回路１と逆の動作を行ったのちにその出力を出
力データ４５として出力端子５１に出力する。すなわ
ち、伝送データ１２の正常ビットの上位からのビットを
出力データ４５の最上位ビットから配置する。
【００１８】なお、出力データ４５の残りのビットは論
理「０」の値とする。例えば、正常ビットがビット６，
４，３，２，１，０のとき伝送データ１２のビット６，
４，３，２，１，０をそれぞれ出力データ４５のビット
７，６，５，４，６，５，に配置する。このとき出力デ
ータ４５のビット１，０は論理「０」の値となる。
理「０」の値とする。例えば、正常ビットがビット６，
４，３，２，１，０のとき伝送データ１２のビット６，
４，３，２，１，０をそれぞれ出力データ４５のビット
７，６，５，４，６，５，に配置する。このとき出力デ
ータ４５のビット１，０は論理「０」の値となる。
【００１９】パリティ誤り検出回路３２は制御回路３４
から供給される正常ビット位置情報４１により伝送デー
タ１２の正常ビットとパリティビット１３でパリティ誤
り検出を行い、誤りを検出するとパリティ誤り検出信号
４４を制御回路３４に出力する。
から供給される正常ビット位置情報４１により伝送デー
タ１２の正常ビットとパリティビット１３でパリティ誤
り検出を行い、誤りを検出するとパリティ誤り検出信号
４４を制御回路３４に出力する。
【００２０】試験データ誤り検出回路３３は、制御回路
３４から供給される試験実行信号４２により、伝送デー
タ１２として相手送信部から送信される試験データの誤
り検出をビットごとに行う。この誤り検出結果は試験デ
ータ誤り情報４３として制御回路３４に報告される。
３４から供給される試験実行信号４２により、伝送デー
タ１２として相手送信部から送信される試験データの誤
り検出をビットごとに行う。この誤り検出結果は試験デ
ータ誤り情報４３として制御回路３４に報告される。
【００２１】制御回路３４は、パリティ誤り検出回路３
２からパリティ誤り検出信号４４を、試験データ誤り検
出回路３３から試験データ誤り情報４３を入力し、ビッ
ト組替回路３１、パリティ誤り検出回路３２および信号
混合回路３５に正常ビット位置情報４１を、試験データ
誤り検出回路３３および信号混合回路３５に試験実行信
号４２を供給する。
２からパリティ誤り検出信号４４を、試験データ誤り検
出回路３３から試験データ誤り情報４３を入力し、ビッ
ト組替回路３１、パリティ誤り検出回路３２および信号
混合回路３５に正常ビット位置情報４１を、試験データ
誤り検出回路３３および信号混合回路３５に試験実行信
号４２を供給する。
【００２２】なお、信号混合回路３５は正常ビット位置
情報４１と試験実行信号４２に対しこれらの識別情報を
付加し制御情報１４として伝送路を介して相手送信部に
送られる。制御回路３４はパリティ誤り検出信号４４を
一定時間にある頻度以上受信すると試験実行信号４２を
一定時間出力し、試験期間に相手送信部の試験データ発
生回路２と受信部の試験データ誤り検出回路３３により
伝送路の各ビットの状態を調べる動作を行う。
情報４１と試験実行信号４２に対しこれらの識別情報を
付加し制御情報１４として伝送路を介して相手送信部に
送られる。制御回路３４はパリティ誤り検出信号４４を
一定時間にある頻度以上受信すると試験実行信号４２を
一定時間出力し、試験期間に相手送信部の試験データ発
生回路２と受信部の試験データ誤り検出回路３３により
伝送路の各ビットの状態を調べる動作を行う。
【００２３】制御回路３４は試験期間に試験データ誤り
検出回路３３から供給された試験データ誤り情報４３に
より、誤りの発生しなかったビットの位置番号を正常ビ
ット位置情報４１として試験実行後に出力する。なお、
通信開始時も正常ビット位置情報４１が出力される。こ
の場合すべてのビットが正常ビットである。
検出回路３３から供給された試験データ誤り情報４３に
より、誤りの発生しなかったビットの位置番号を正常ビ
ット位置情報４１として試験実行後に出力する。なお、
通信開始時も正常ビット位置情報４１が出力される。こ
の場合すべてのビットが正常ビットである。
【００２４】図３は図１，図２に示す本実施例における
ビット組替えの一例を示し、（ａ）は伝送路の全ビット
が正常の場合を示す図、（ｂ）は伝送路のビット７が異
常の場合を示す図、（ｃ）は伝送路のビット７およびビ
ット５が異常の場合を示す図である。
ビット組替えの一例を示し、（ａ）は伝送路の全ビット
が正常の場合を示す図、（ｂ）は伝送路のビット７が異
常の場合を示す図、（ｃ）は伝送路のビット７およびビ
ット５が異常の場合を示す図である。
【００２５】次に、本実施例の具体的な動作について図
１，図２，図３を用いて説明する。
１，図２，図３を用いて説明する。
【００２６】図３の（ａ）は伝送路の全ビットが正常の
場合で、この場合ビットの組替は行われず、入力データ
１１はそのまま伝送データ１２として伝送路に送出され
る。
場合で、この場合ビットの組替は行われず、入力データ
１１はそのまま伝送データ１２として伝送路に送出され
る。
【００２７】図３の（ｂ）は伝送路のビット７が異常の
場合であり、異常発生の結果受信部でパリティ誤り検出
回路３２がパリティ誤りを検出し、パリティ誤り検出信
号４４を高頻度で出力する。制御回路３４はこのパリテ
ィ誤り検出信号４４を一定時間受信すると試験実行信号
４２を一定時間出力する。
場合であり、異常発生の結果受信部でパリティ誤り検出
回路３２がパリティ誤りを検出し、パリティ誤り検出信
号４４を高頻度で出力する。制御回路３４はこのパリテ
ィ誤り検出信号４４を一定時間受信すると試験実行信号
４２を一定時間出力する。
【００２８】これにより、送信部の試験データ発生回路
２で試験データを発生し、受信部の試験データ誤り検出
回路３３で受信した試験データのチェックが行われる。
この結果が試験データ誤り情報４３として制御回路３４
に報告される。このときビット７の異常が報告される。
すると制御回路３４は、ビット６，５，４，３，２，
１，０を正常ビットとして正常ビット位置情報４１を出
力する。これにより入力データ１１のビット７〜１が伝
送データ１２のビット６〜０に配置される。また送信部
のパリティ生成回路３と受信部のパリティ誤り検出回路
３２の動作は、以後伝送データ１２のビット６〜０を対
象に行われる。
２で試験データを発生し、受信部の試験データ誤り検出
回路３３で受信した試験データのチェックが行われる。
この結果が試験データ誤り情報４３として制御回路３４
に報告される。このときビット７の異常が報告される。
すると制御回路３４は、ビット６，５，４，３，２，
１，０を正常ビットとして正常ビット位置情報４１を出
力する。これにより入力データ１１のビット７〜１が伝
送データ１２のビット６〜０に配置される。また送信部
のパリティ生成回路３と受信部のパリティ誤り検出回路
３２の動作は、以後伝送データ１２のビット６〜０を対
象に行われる。
【００２９】図３の（ｃ）は図３の（ｂ）の場合にさら
にビット５に異常が発生し、ビット７，５が異常の場合
である。この場合は入力データ１１のビット７〜２が伝
送データ１２のビット６，４，３，２，１，０に配置さ
れる。
にビット５に異常が発生し、ビット７，５が異常の場合
である。この場合は入力データ１１のビット７〜２が伝
送データ１２のビット６，４，３，２，１，０に配置さ
れる。
【００３０】
【発明の効果】以上説明したように本発明は、伝送路の
特定のビットに異常が発生した場合、伝送路上で伝送デ
ータに対する入力データのビット配置を変更して正常な
ビットに対し入力データの最上位ビットから配置するこ
とにより、音声信号など上位ビットほど大きい振幅値を
対応させる信号の雑音発生を低減して信号品質劣力を小
さくできる効果がある。
特定のビットに異常が発生した場合、伝送路上で伝送デ
ータに対する入力データのビット配置を変更して正常な
ビットに対し入力データの最上位ビットから配置するこ
とにより、音声信号など上位ビットほど大きい振幅値を
対応させる信号の雑音発生を低減して信号品質劣力を小
さくできる効果がある。
【図１】本発明の一実施例における送信部を示すブロッ
ク図である。
ク図である。
【図２】本発明の一実施例における受信部を示すブロッ
ク図である。
ク図である。
【図３】図１，図２に示す本実施例におけるビット組替
えの一例を示し、（ａ）は伝送路の全ビットが正常の場
合を示す図、（ｂ）は伝送路のビット７が異常の場合を
示す図、（ｃ）は伝送路のビット７およびビット５が異
常の場合を示す図である。
えの一例を示し、（ａ）は伝送路の全ビットが正常の場
合を示す図、（ｂ）は伝送路のビット７が異常の場合を
示す図、（ｃ）は伝送路のビット７およびビット５が異
常の場合を示す図である。
１，３１ ビット組替回路 ２ 試験データ発生回路 ３ パリティ生成回路 ４ 信号分離回路 １１ 入力データ １２ 伝送データ １３ パリティビット １４ 制御情報 １５，４１ 正常ビット位置情報 １６，４２ 試験実行信号 ２１ 入力端子 ３２ パリティ誤り検出回路 ３３ 試験データ誤り検出回路 ３４ 制御回路 ３５ 信号混合回路 ４３ 試験データ誤り情報 ４４ パリティ誤り検出信号 ４５ 出力データ ５１ 出力端子
Claims (2)
- 【請求項１】 上位のビットほど大きい振幅値に対応す
る入力データを送信部に入力して受信部から出力データ
を得るパルス符号変調伝送装置において、前記送信部は
伝送路の正常なビットの位置を示す正常ビット位置情報
を相手受信部から受けて前記伝送路の正常ビットに入力
データの上位からのビットを配置する第１のビット組替
回路と、通常は前記第１のビット組替回路からのデータ
を通過させ前記相手受信部から試験実行信号を受けたと
きは所定の試験データを発生して前記伝送路に伝送デー
タを送出する試験データ発生回路と、正常ビット位置情
報を受けて伝送データの正常ビットに対しパリティを生
成して前記伝送路にパリティビットを送出するパリティ
生成回路とを備えたことを特徴とするパルス符号変調伝
送装置。 - 【請求項２】 前記受信部は受信した伝送データに対し
正常ビット位置情報に基づき相手送信部の前記第１のビ
ット組替回路と逆の変換を行って出力データとして出力
する第２のビット組替回路と、前記正常ビット位置情報
により伝送データの正常ビットと受信したパリティビッ
トからパリティ誤りを検出しパリティ誤り検出信号を発
生するパリティ誤り検出回路と、前記伝送データを入力
し試験実行信号を受けたときは受信した試験データの誤
りをビットごとに検出して試験データ誤り情報を出力す
る試験データ誤り検出回路と、前記パリティ誤り検出回
路から予め設定した一定時間に所定の頻度以上のパリテ
ィ誤り検出信号を受けたとき一定時間前記試験実行信号
を前記試験データ誤り検出回路および前記相手送信部に
出力し試験期間中の試験データ誤り情報において誤りの
発生しなかった伝送データのビット位置を正常ビット位
置情報として前記第２のビット組替回路，前記パリティ
誤り検出回路および前記相手送信部に送出する制御回路
とを備えたことを特徴とする請求項１記載のパルス符号
変調伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16120391A JPH0548545A (ja) | 1991-07-02 | 1991-07-02 | パルス符号変調伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16120391A JPH0548545A (ja) | 1991-07-02 | 1991-07-02 | パルス符号変調伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548545A true JPH0548545A (ja) | 1993-02-26 |
Family
ID=15730559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16120391A Pending JPH0548545A (ja) | 1991-07-02 | 1991-07-02 | パルス符号変調伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548545A (ja) |
-
1991
- 1991-07-02 JP JP16120391A patent/JPH0548545A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2290342A1 (en) | Bit detection method in a radio communications system | |
| US20040153891A1 (en) | Method and apparatus for generating CRC/parity error in network environment | |
| JPH0529183B2 (ja) | ||
| JPS63108828A (ja) | デイジタル回線の監視方法 | |
| JPH034623A (ja) | 直列データ伝送システム | |
| JP2979814B2 (ja) | シリアルデータ転送装置 | |
| JP2591455B2 (ja) | 通信装置 | |
| KR20020086772A (ko) | 데이터 전송을 위한 삼중 씨리얼 링크장치 | |
| JP3549702B2 (ja) | バス制御回路及びその試験方法 | |
| JPS63290033A (ja) | デ−タ送受信回路 | |
| CN119902925A (zh) | 一种全双工uart数据自检装置及方法 | |
| JPH04267631A (ja) | パリティビット付加方式 | |
| JP2555582B2 (ja) | Ｃｍｉ符号誤り検出回路 | |
| JPH0637738A (ja) | データ伝送誤り制御方式 | |
| JP2606160B2 (ja) | パリティチェック回路の故障検出方式 | |
| JPH0226152A (ja) | 誤り検出回路の故障検定方法 | |
| JPS5940338B2 (ja) | デイジタル信号受信処理装置 | |
| JPH08317016A (ja) | 通信異常の試験方法 | |
| JPH02244834A (ja) | 光信号受信装置の試験方法 | |
| JPH01162032A (ja) | 擬似誤り発生装置 | |
| KR20030000234A (ko) | 무입력 고유패턴 생성장치 및 그 에러검출장치 | |
| JPS62281628A (ja) | デ−タ通信装置 | |
| JPH06224876A (ja) | 通信経路監視回路 | |
| JPH10269094A (ja) | 受信データ検出装置 | |
| JPS63300644A (ja) | 並列デ−タ伝送装置 |