JPH0548661B2 - - Google Patents
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- Publication number
- JPH0548661B2 JPH0548661B2 JP59196703A JP19670384A JPH0548661B2 JP H0548661 B2 JPH0548661 B2 JP H0548661B2 JP 59196703 A JP59196703 A JP 59196703A JP 19670384 A JP19670384 A JP 19670384A JP H0548661 B2 JPH0548661 B2 JP H0548661B2
- Authority
- JP
- Japan
- Prior art keywords
- state
- flop
- flip
- electronic switch
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Synchronizing For Television (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は信号処理回路に関し、特にテレビジ
ヨン受像機における同期信号処理回路に利用して
有効な技術に関する。
ヨン受像機における同期信号処理回路に利用して
有効な技術に関する。
「入門カラーテレビ」（昭和57年７月20日第６
版発行、東京電機大学出版局、P162）にも示さ
れるように、映像信号から分離した複合同期信号
には、垂直、水平同期パルスや等価パルスが含ま
れており、これらをさらに周波数分離することが
必要である。
版発行、東京電機大学出版局、P162）にも示さ
れるように、映像信号から分離した複合同期信号
には、垂直、水平同期パルスや等価パルスが含ま
れており、これらをさらに周波数分離することが
必要である。
本発明者等は、本願発明に先立つて、テレビ受
像機の同期分離回路の出力から得られる水平同期
信号と垂直同期信号と等価パルスとを含む複合同
期信号から、等価パルスを除去するために水平同
期信号の間隔より小さなパルス幅の出力を発生す
る単安定マルチバイブレータを用いることを提案
した。しかし、かかる技術においては、単安定マ
ルチバイブレータは時定数形成のため大容量のコ
ンデンサが必要であり、このコンデンサはIC内
に形成不可能である上に、ICの外付端子数が多
数になるという問題があるばかりでなく、単安定
マルチバイブレータのこのコンデンサの急峻な充
電もしくは放電波形変化はIC外部の容量結合、
磁気誘電等を介してIC外部の他の電子回路部品
に雑音成分として伝達されるという欠点があるこ
とが判明した。
像機の同期分離回路の出力から得られる水平同期
信号と垂直同期信号と等価パルスとを含む複合同
期信号から、等価パルスを除去するために水平同
期信号の間隔より小さなパルス幅の出力を発生す
る単安定マルチバイブレータを用いることを提案
した。しかし、かかる技術においては、単安定マ
ルチバイブレータは時定数形成のため大容量のコ
ンデンサが必要であり、このコンデンサはIC内
に形成不可能である上に、ICの外付端子数が多
数になるという問題があるばかりでなく、単安定
マルチバイブレータのこのコンデンサの急峻な充
電もしくは放電波形変化はIC外部の容量結合、
磁気誘電等を介してIC外部の他の電子回路部品
に雑音成分として伝達されるという欠点があるこ
とが判明した。
本発明の目的は、同期分離回路の出力端子から
得られる複合同期信号から等価パルスを除去する
ため同期信号処理を行う際に、テレビ受像機の他
の電子回路部品に伝達される雑音成分を低減し得
る信号処理回路を提供することにある。
得られる複合同期信号から等価パルスを除去する
ため同期信号処理を行う際に、テレビ受像機の他
の電子回路部品に伝達される雑音成分を低減し得
る信号処理回路を提供することにある。
本発明の上記ならびにその他の目的と新規な特
徴は、本明細書の記述および添付図面から明らか
になるであろう。
徴は、本明細書の記述および添付図面から明らか
になるであろう。
本願において開示される発明の概要を簡単に説
明すれば、下記のとおりである。
明すれば、下記のとおりである。
すなわち、等価パルスを含む水平同期信号の伝
達を電子スイツチでオン／オフ制御させるととも
に、この電子スイツチを伝達した水平同期信号に
よつてカウンタにクロツクパルスの計数を開始さ
せ、計数を開始した上記カウンタの計数値が所定
数に達するまで上記電子スイツチをオフ状態にさ
せることで、上記電子スイツチの伝達出力から上
記等価パルスを除去した同期信号を得るというも
のである。これにより、大容量コンデンサの使用
を回避して半導体集積回路装置への集積形成が可
能になり、この半導体集積回路装置化により、他
の電子回路への雑音成分の伝達を低減するとい
う、本発明の目的を達成するものである。
達を電子スイツチでオン／オフ制御させるととも
に、この電子スイツチを伝達した水平同期信号に
よつてカウンタにクロツクパルスの計数を開始さ
せ、計数を開始した上記カウンタの計数値が所定
数に達するまで上記電子スイツチをオフ状態にさ
せることで、上記電子スイツチの伝達出力から上
記等価パルスを除去した同期信号を得るというも
のである。これにより、大容量コンデンサの使用
を回避して半導体集積回路装置への集積形成が可
能になり、この半導体集積回路装置化により、他
の電子回路への雑音成分の伝達を低減するとい
う、本発明の目的を達成するものである。
実施例 １
次に、第１図及び第２図を参照して本発明を適
用した信号処理回路の第１実施例を説明する。な
お、信号処理回路を除くテレビジヨン受像機の回
路構成及び回路動作は当業者間において周知であ
るので、その図示及び説明を省略する。
用した信号処理回路の第１実施例を説明する。な
お、信号処理回路を除くテレビジヨン受像機の回
路構成及び回路動作は当業者間において周知であ
るので、その図示及び説明を省略する。
同期分離回路１には、周知の回路動作によつて
複合同期信号が供給されこの複合同期信号から同
期信号を分離する。抵抗R1、コンデンサC1で構
成された微分回路２、第２図Ｂに示す水平同期信
号V1をIC内に供給する。
複合同期信号が供給されこの複合同期信号から同
期信号を分離する。抵抗R1、コンデンサC1で構
成された微分回路２、第２図Ｂに示す水平同期信
号V1をIC内に供給する。
ここで、信号処理回路の初期状態を下記の如く
仮定する。
仮定する。
すなわち、セツトリセツト（SR）フリツプフ
ロツプFF1はＱ出力がハイレベルＨであり、電子
スイツチSWがオン状態に動作している。そし
て、SRフリツプフロツプFF2のＱ出力がハイレ
ベルＨでカウンタ３のQ2出力がハイレベルの状
態にある。
ロツプFF1はＱ出力がハイレベルＨであり、電子
スイツチSWがオン状態に動作している。そし
て、SRフリツプフロツプFF2のＱ出力がハイレ
ベルＨでカウンタ３のQ2出力がハイレベルの状
態にある。
上記初期状態において、ハイレベルの水平同期
信号V1がトランジスタQ1に供給されると、イン
バータ４のV2′出力がハイレベルになつてフリツ
プフロツプFF2がリセツトされ、Ｑ出力がハイレ
ベルからローレべルに変化し、この変化を受けて
カウンタ３がクロツクパルスCLKを計数開始
（第２図に示すt1）を行う。
信号V1がトランジスタQ1に供給されると、イン
バータ４のV2′出力がハイレベルになつてフリツ
プフロツプFF2がリセツトされ、Ｑ出力がハイレ
ベルからローレべルに変化し、この変化を受けて
カウンタ３がクロツクパルスCLKを計数開始
（第２図に示すt1）を行う。
一方、インバータ４のV2出力はバツクエツジ
検出回路５に供給され、インバータ６により位相
反転した出力V4、抵抗R2及びIC内で形成される
コンデンサC2とで構成された時定数回路により
遅延した出力V3を得る。出力V3，V4はアンド回
路７に供給されるが、この時点ではアンド出力
V5はローレベルであり、フリツプフロツプFF1は
リセツトされない。
検出回路５に供給され、インバータ６により位相
反転した出力V4、抵抗R2及びIC内で形成される
コンデンサC2とで構成された時定数回路により
遅延した出力V3を得る。出力V3，V4はアンド回
路７に供給されるが、この時点ではアンド出力
V5はローレベルであり、フリツプフロツプFF1は
リセツトされない。
次に、水平同期信号V1がハイレベルからロー
レベルに変化すると、アンド出力V5がハイレベ
ルに変化し、フリツプフロツプFF1がリセツトさ
れてＱ出力がハイレベルからローレベルに変化し
て、スイツチSWをオフ状態に切換える。この
間、カウンタ３はリングオツシレータ８から供給
されるクロツクパルスを計数し続け、Ｎ個の計数
が終了した時点で出力Q1からハイレベルのバー
ストゲートパルス出力を発生する。なお、出力
Q1のハイレベルのパルス幅はカウンタ３の回路
構成により任意に設定される。
レベルに変化すると、アンド出力V5がハイレベ
ルに変化し、フリツプフロツプFF1がリセツトさ
れてＱ出力がハイレベルからローレベルに変化し
て、スイツチSWをオフ状態に切換える。この
間、カウンタ３はリングオツシレータ８から供給
されるクロツクパルスを計数し続け、Ｎ個の計数
が終了した時点で出力Q1からハイレベルのバー
ストゲートパルス出力を発生する。なお、出力
Q1のハイレベルのパルス幅はカウンタ３の回路
構成により任意に設定される。
上記の状態から50μscc経過すると、カウンタ３
のQ2出力、フリツプフロツプFF2のＱ出力、カウ
ンタ３のリセツト端子のループ遅延速度で決定さ
れる時間だけ、カウンタ３のQ2出力がハイレベ
ル（第２図Ｈ）になる。この結果、フリツプフロ
ツプFF2のＱ出力もハイレベルになり、カウンタ
３がリセツトされ、これと同時にフリツプフロツ
プFF1のＱ出力がハイレベルになり、スイツチ
SWが再びオン状態になる。
のQ2出力、フリツプフロツプFF2のＱ出力、カウ
ンタ３のリセツト端子のループ遅延速度で決定さ
れる時間だけ、カウンタ３のQ2出力がハイレベ
ル（第２図Ｈ）になる。この結果、フリツプフロ
ツプFF2のＱ出力もハイレベルになり、カウンタ
３がリセツトされ、これと同時にフリツプフロツ
プFF1のＱ出力がハイレベルになり、スイツチ
SWが再びオン状態になる。
そして、スイツチSWがオンに切換えられて
も、次の水平同期信号V1が供給されるまでの間、
１番端子はローレベルであるためインバータ４の
出力V2′もローレベルを保持し、カウンタ３はク
ロツク信号CLKの計数を行わない。次いで、水
平同期信号V1が供給されると、１番端子が再び
ハイレベルになり、インバータ４の出力V2′がハ
イレベルに変化し、カウンタ３が再び計数動作を
開始して、上記回路動作が行われる。
も、次の水平同期信号V1が供給されるまでの間、
１番端子はローレベルであるためインバータ４の
出力V2′もローレベルを保持し、カウンタ３はク
ロツク信号CLKの計数を行わない。次いで、水
平同期信号V1が供給されると、１番端子が再び
ハイレベルになり、インバータ４の出力V2′がハ
イレベルに変化し、カウンタ３が再び計数動作を
開始して、上記回路動作が行われる。
従つて、２番端子からは水平同期信号V1が供
給されているときにスイツチSWを介して水平同
期信号VHが得られ、第２図Ｂに示す等価パルス
が除去されたものとなる。この水平同期信号VH
は、水平AFC回路（図示せず）に供給され、周
知の回路動作が行われる。
給されているときにスイツチSWを介して水平同
期信号VHが得られ、第２図Ｂに示す等価パルス
が除去されたものとなる。この水平同期信号VH
は、水平AFC回路（図示せず）に供給され、周
知の回路動作が行われる。
実施例 ２
次に、本発明の第２実施例を第３図を参照して
説明する。なお、本実施例は、上記バツクエツジ
検出回路５に関するものである。
説明する。なお、本実施例は、上記バツクエツジ
検出回路５に関するものである。
上記第１実施例では、抵抗R2、コンデンサC2
の時定数によりバツクエツジを検出しているが、
本実施例ではこれに代えて複数のI2L回路を設け、
アンド回路に代えてナンド回路１１、ノツト回路
１２を設けたものである。この場合も、ノツト回
路１２の出力電圧は上記アンド回路７の出力V5
と同様に変化する。
の時定数によりバツクエツジを検出しているが、
本実施例ではこれに代えて複数のI2L回路を設け、
アンド回路に代えてナンド回路１１、ノツト回路
１２を設けたものである。この場合も、ノツト回
路１２の出力電圧は上記アンド回路７の出力V5
と同様に変化する。
(1) 同期信号に含まれる等価パルス除去のための
スイツチをオフ状態に切換えるためのフリツプ
フロツプFF1を駆動するカウンタ３のQ2出力が
IC内部において伝達されるため、カウンタ３
のQ2出力の波形変化の影響がIC外に及ぶこと
がなく、他の電子回路への磁気誘導等による悪
影響を防止することができる。
スイツチをオフ状態に切換えるためのフリツプ
フロツプFF1を駆動するカウンタ３のQ2出力が
IC内部において伝達されるため、カウンタ３
のQ2出力の波形変化の影響がIC外に及ぶこと
がなく、他の電子回路への磁気誘導等による悪
影響を防止することができる。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。
例えば、電子スイツチSWを特に設けることな
く、トランジスタQ1のコレクタとフリツプフロ
ツプFF1のＱ出力とのワイヤードオア回路に構成
してもよい。この場合、フリツプフロツプFF1の
Ｑ出力がローレベルであれば、２番端子が強制的
にローレベルになされるので、水平同期信号V1
が供給される間において等価パルスの除去が行わ
れる。
く、トランジスタQ1のコレクタとフリツプフロ
ツプFF1のＱ出力とのワイヤードオア回路に構成
してもよい。この場合、フリツプフロツプFF1の
Ｑ出力がローレベルであれば、２番端子が強制的
にローレベルになされるので、水平同期信号V1
が供給される間において等価パルスの除去が行わ
れる。
以上の説明では、主として本発明者によつてな
された発明をその背景となつた利用分野である信
号処理回路について説明したが、それに限定され
るものではない。
された発明をその背景となつた利用分野である信
号処理回路について説明したが、それに限定され
るものではない。
本発明は、VTRなどの映像機器に広く利用す
ることができる。
ることができる。
第１図は本発明の第１実施例を示す信号処理回
路の回路図を示し、第２図Ａ，Ｂ，Ｃ，Ｄ，Ｅ，
Ｆ，Ｇ，Ｈは上記回路動作を説明するための波形
を示し、第３図は本発明の第２実施例を示すバツ
クエツジ検出回路の回路図を示す。 SW……電子スイツチ、FF1，FF2……フリツ
プフロツプ回路、３……カウンタ回路、４……イ
ンバータ、５……バツクエツジ検出回路、８……
リングオツシレータ、Q1……トランジスタ、V1
……水平同期信号、CLK……クロツクパルス。
路の回路図を示し、第２図Ａ，Ｂ，Ｃ，Ｄ，Ｅ，
Ｆ，Ｇ，Ｈは上記回路動作を説明するための波形
を示し、第３図は本発明の第２実施例を示すバツ
クエツジ検出回路の回路図を示す。 SW……電子スイツチ、FF1，FF2……フリツ
プフロツプ回路、３……カウンタ回路、４……イ
ンバータ、５……バツクエツジ検出回路、８……
リングオツシレータ、Q1……トランジスタ、V1
……水平同期信号、CLK……クロツクパルス。
Claims (1)
- １ 等価パルスを含む水平同期信号の伝達をオ
ン／オフ制御する電子スイツチと、この電子スイ
ツチを伝達した水平同期信号に含まれるパルスの
バツクエツジを検出するバツクエツジ検出回路
と、上記バツクエツジによつてセツト状態からリ
セツト状態に反転させられる第１のセツトリセツ
トフリツプフロツプと、上記電子スイツチを伝達
した水平同期信号によつてセツト状態からリセツ
ト状態に反転させられる第２のフリツプフロツプ
と、上記第２のフリツプフロツプがセツト状態の
ときはリセツト状態におかれてクロツクの計数動
作を停止する一方、上記第２のフリツプフロツプ
がリセツト状態のときはリセツト状態を解除され
てクロツクの計数動作を行なうカウンタとを有
し、上記カウンタがリセツト状態を解除されてか
ら所定数のクロツクの計数を終了した時点で発す
るカウンタ出力によつて上記第２のフリツプフロ
ツプをリセツト状態からセツト状態に復帰させる
とともに、この第２のフリツプフロツプのセツト
状態出力によつて上記第１のフリツプフロツプを
リセツト状態からセツト状態に復帰させ、さらに
この第１のフリツプフロツプがセツト状態のとき
だけ上記電子スイツチをオン状態に設定させ、こ
のオン状態に設定された電子スイツチを伝達した
パルスだけを水平同期信号として出力させること
を特徴とする信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19670384A JPS6175672A (ja) | 1984-09-21 | 1984-09-21 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19670384A JPS6175672A (ja) | 1984-09-21 | 1984-09-21 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6175672A JPS6175672A (ja) | 1986-04-18 |
| JPH0548661B2 true JPH0548661B2 (ja) | 1993-07-22 |
Family
ID=16362178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19670384A Granted JPS6175672A (ja) | 1984-09-21 | 1984-09-21 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175672A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121871A (ja) * | 1982-01-13 | 1983-07-20 | Matsushita Electric Ind Co Ltd | 水平同期信号分離装置 |
-
1984
- 1984-09-21 JP JP19670384A patent/JPS6175672A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6175672A (ja) | 1986-04-18 |
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