JPH0551177B2 - - Google Patents
Info
- Publication number
- JPH0551177B2 JPH0551177B2 JP3326586A JP3326586A JPH0551177B2 JP H0551177 B2 JPH0551177 B2 JP H0551177B2 JP 3326586 A JP3326586 A JP 3326586A JP 3326586 A JP3326586 A JP 3326586A JP H0551177 B2 JPH0551177 B2 JP H0551177B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- film
- insulating film
- electrode forming
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 21
- 238000000034 method Methods 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 1
- -1 TiW Chemical class 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002248 hydride vapour-phase epitaxy Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000001883 metal evaporation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関
し、さらに詳しくはシヨツトキ障壁接合をゲート
電極に用いたマイクロ波用GaAsシヨツトキゲー
ト型電界効果トランジスタ（GaAsMESFET）
の製造方法の改良に関するものである。
し、さらに詳しくはシヨツトキ障壁接合をゲート
電極に用いたマイクロ波用GaAsシヨツトキゲー
ト型電界効果トランジスタ（GaAsMESFET）
の製造方法の改良に関するものである。
GaAsMESFETは、Siバイポーラストランジス
タの特性限界を打破するマイクロ波トランジスタ
としてすでに実用化されている。この様な
GaAsMESFETの高周波特性はゲート長を短縮
し、寄生抵抗を低減することによつて改善でき
る。そのため、Ｃ〜Ｘ帯用GaAsMESFETにお
いては通常、ゲート長は0.5〜1.0μｍのものが用
いられている。従来この様な短いゲートをもつた
GaAsMESFETは次の様な方法で作られている。
即ち、第２図ａに示すように、半絶縁性GaAs基
板２１０上に形成されたｎ型GaAs動作層２１１
表面に0.5〜1.0μｍの開口部を有するホトレジス
ト２１２を設け、ソース抵抗を低減しドレイン耐
圧の向上を計るために開口部の動作層２１１を化
学エツチングで堀り込み（リセス形成）、しかる
後直上からシヨツトキ金属２１３を全面に蒸着
し、ホトレジスト２１２を取り除くことにより開
口部分のみに金属を残す、いわゆるリフトオフ法
でゲート電極２１４を形成した後、第２図ｂに示
すようにソース電極２１５、ドレイン電極２１６
を第２図ａと同様にオーミツク金属を蒸着、リフ
トオフして形成することにより、
GaAsMESFETの基本構造を得る方法である。
タの特性限界を打破するマイクロ波トランジスタ
としてすでに実用化されている。この様な
GaAsMESFETの高周波特性はゲート長を短縮
し、寄生抵抗を低減することによつて改善でき
る。そのため、Ｃ〜Ｘ帯用GaAsMESFETにお
いては通常、ゲート長は0.5〜1.0μｍのものが用
いられている。従来この様な短いゲートをもつた
GaAsMESFETは次の様な方法で作られている。
即ち、第２図ａに示すように、半絶縁性GaAs基
板２１０上に形成されたｎ型GaAs動作層２１１
表面に0.5〜1.0μｍの開口部を有するホトレジス
ト２１２を設け、ソース抵抗を低減しドレイン耐
圧の向上を計るために開口部の動作層２１１を化
学エツチングで堀り込み（リセス形成）、しかる
後直上からシヨツトキ金属２１３を全面に蒸着
し、ホトレジスト２１２を取り除くことにより開
口部分のみに金属を残す、いわゆるリフトオフ法
でゲート電極２１４を形成した後、第２図ｂに示
すようにソース電極２１５、ドレイン電極２１６
を第２図ａと同様にオーミツク金属を蒸着、リフ
トオフして形成することにより、
GaAsMESFETの基本構造を得る方法である。
しかしながら、この様な従来の方法には次の様
な欠点がある。即ち、リフトオフ法は有機物であ
るホトレジストを付けた状態でゲート金属が蒸着
されるため、動作層表面に付着している水分を除
去する十分な温度での基板の加熱がレジストパタ
ーンの変形を起すのでできず、またホトレジスタ
から不純物が蒸発し、GaAs表面を汚染する等の
ため、良好なシヨツトキ特性が再現性良く得られ
ない。また微細パターン化する程、リセス形成工
程においてエツチング液が入りにくくなるため、
ゲート長の短縮化に伴つて飽和ドレイン電流IDSS
のウエーハ面内ばらつきが大きくなるという欠点
がある。さらに、従来法ではゲート長の短縮化に
伴うゲート抵抗の増大は避けられず、これが高利
得化、高効率化を妨げている。さらに、ゲート電
極に近接してソースおよびドレイン電極を設ける
にはマスクの位置合わせを必要とするが、このマ
スク合わせを行うときに合わせずれを生じる。こ
の合わせずれは再現性がなく、方向、大きさもそ
の都度異なる。この合わせずれは直接ソース抵抗
等に影響し、高周波特性ならばつかせる。即ち、
マスクの位置合わせ精度により素子特性が大きく
影響されるという欠点がある。
な欠点がある。即ち、リフトオフ法は有機物であ
るホトレジストを付けた状態でゲート金属が蒸着
されるため、動作層表面に付着している水分を除
去する十分な温度での基板の加熱がレジストパタ
ーンの変形を起すのでできず、またホトレジスタ
から不純物が蒸発し、GaAs表面を汚染する等の
ため、良好なシヨツトキ特性が再現性良く得られ
ない。また微細パターン化する程、リセス形成工
程においてエツチング液が入りにくくなるため、
ゲート長の短縮化に伴つて飽和ドレイン電流IDSS
のウエーハ面内ばらつきが大きくなるという欠点
がある。さらに、従来法ではゲート長の短縮化に
伴うゲート抵抗の増大は避けられず、これが高利
得化、高効率化を妨げている。さらに、ゲート電
極に近接してソースおよびドレイン電極を設ける
にはマスクの位置合わせを必要とするが、このマ
スク合わせを行うときに合わせずれを生じる。こ
の合わせずれは再現性がなく、方向、大きさもそ
の都度異なる。この合わせずれは直接ソース抵抗
等に影響し、高周波特性ならばつかせる。即ち、
マスクの位置合わせ精度により素子特性が大きく
影響されるという欠点がある。
本発明の目的は、これら従来の欠点を取り除い
た新しい電界効果トランジスタの製造方法を提供
することにある。
た新しい電界効果トランジスタの製造方法を提供
することにある。
本発明の電界効果トランジスタの製造方法は、
半絶縁性半導体基板上の半導体動作層上にソー
ス、ドレインおよびゲート電極形成部分を選択的
に開口した第１の絶縁膜を形成した後、前記ゲー
ト電極形成部分のみを前記第１の絶縁膜よりエツ
チング速度の大きい第２の絶縁膜で被覆する工程
と、該第１および第２の絶縁膜をマスクとして前
記ソースおよびドレイン電極形成部分に低抵抗半
導体層を形成した後、前記第２の絶縁膜を選択的
に除去し、しかる後前記半導体動作層とシヨツト
接合を形成する金属を全面に被着する工程と、前
記ゲート電極形成部分を選択的にホトレジストで
覆い、露出した不要な前記金属を除去することに
より、前記ゲート電極形成部分の開口部に断面形
状がＴ字形のゲート電極を形成する工程とを含む
ことにより構成される。
半絶縁性半導体基板上の半導体動作層上にソー
ス、ドレインおよびゲート電極形成部分を選択的
に開口した第１の絶縁膜を形成した後、前記ゲー
ト電極形成部分のみを前記第１の絶縁膜よりエツ
チング速度の大きい第２の絶縁膜で被覆する工程
と、該第１および第２の絶縁膜をマスクとして前
記ソースおよびドレイン電極形成部分に低抵抗半
導体層を形成した後、前記第２の絶縁膜を選択的
に除去し、しかる後前記半導体動作層とシヨツト
接合を形成する金属を全面に被着する工程と、前
記ゲート電極形成部分を選択的にホトレジストで
覆い、露出した不要な前記金属を除去することに
より、前記ゲート電極形成部分の開口部に断面形
状がＴ字形のゲート電極を形成する工程とを含む
ことにより構成される。
以下、本発明の実施例について、図面を参照し
て説明する。本実施例ではＣ〜Ｘ帯の
GaAsMESFETを例にとり詳しく説明する。
て説明する。本実施例ではＣ〜Ｘ帯の
GaAsMESFETを例にとり詳しく説明する。
第１図ａ〜ｇは本発明の一実施例を説明するた
めに製作工程順に示した要部断面図である。
めに製作工程順に示した要部断面図である。
第１図ａに示すように、まず最初に半絶縁性
GaAs基板１０上にｎ型GaAs動作層１１（電子
濃度ｎ1017cm-3、厚さｔ0.2μｍ）をエピタキ
シヤル成長させ、その上に後のゲート電極形成時
にマスクとなるプラズマCVDSiN膜１２を例え
ば約0.2μｍの厚さ形成する。SiN膜１２の形成に
際しては、後に形成するSiO2膜１７とのバツフ
アーHF（HF：6NH4F）におけるエツチング選択
比を大きくしてマスク効果をもたせる目的から、
一例として基板温度350℃でN2、NH3、SiH4ガ
スをそれぞれ70、６、6SCCM反応室に流し、反
応室の圧力1Torr、RF電力100Wの条件下で形成
する。これらの条件下で形成したSiN膜１２のバ
ツフアーHFにおけるエツチング速度は約100
Å／minであり、後に形成するSiO2膜１７のそれ
は約6000Å／minである。
GaAs基板１０上にｎ型GaAs動作層１１（電子
濃度ｎ1017cm-3、厚さｔ0.2μｍ）をエピタキ
シヤル成長させ、その上に後のゲート電極形成時
にマスクとなるプラズマCVDSiN膜１２を例え
ば約0.2μｍの厚さ形成する。SiN膜１２の形成に
際しては、後に形成するSiO2膜１７とのバツフ
アーHF（HF：6NH4F）におけるエツチング選択
比を大きくしてマスク効果をもたせる目的から、
一例として基板温度350℃でN2、NH3、SiH4ガ
スをそれぞれ70、６、6SCCM反応室に流し、反
応室の圧力1Torr、RF電力100Wの条件下で形成
する。これらの条件下で形成したSiN膜１２のバ
ツフアーHFにおけるエツチング速度は約100
Å／minであり、後に形成するSiO2膜１７のそれ
は約6000Å／minである。
次に、SiN膜１２上にホトレジスト（例えば
Shipley社の商標AZ1350）を塗布した後、通常の
ホトプロセスにより、ゲート電極形成部１３の開
口幅が例えば約0.5μｍ、ソース電極形成部分１４
とドレイン電極形成部分１５の間隔が例えば約
2.5μｍとなるようにホトレジスト層１６をパター
ニングする。次にホトレジスト層１６をマスクと
してCF4ガスを用いた反応性イオンエツチング
（RIE）法により、SiN膜１２をエツチングし動
作層１１を露出させる。ホトレジスト層１６を除
去した後、第１図ｂに示すように、全面を
CVDSiO2膜１７（例えば厚さ約0.2μｍ）で被覆
する。SiO2膜１７は基板温度400℃の条件下で通
常のSiH4とO2ガスを用いた熱分解法で形成する。
次に第１図ｃに示すようにゲート電極形成部分１
３を選択的にホトレジスト（例えばShipley社製
のAZ1350）１８で覆つた後、前述したRIEでエ
ツチングすることにより、ソースおよびドレイン
電極形成部分１４，１５の動作層１１を露出させ
る（第１図ｄ）。
Shipley社の商標AZ1350）を塗布した後、通常の
ホトプロセスにより、ゲート電極形成部１３の開
口幅が例えば約0.5μｍ、ソース電極形成部分１４
とドレイン電極形成部分１５の間隔が例えば約
2.5μｍとなるようにホトレジスト層１６をパター
ニングする。次にホトレジスト層１６をマスクと
してCF4ガスを用いた反応性イオンエツチング
（RIE）法により、SiN膜１２をエツチングし動
作層１１を露出させる。ホトレジスト層１６を除
去した後、第１図ｂに示すように、全面を
CVDSiO2膜１７（例えば厚さ約0.2μｍ）で被覆
する。SiO2膜１７は基板温度400℃の条件下で通
常のSiH4とO2ガスを用いた熱分解法で形成する。
次に第１図ｃに示すようにゲート電極形成部分１
３を選択的にホトレジスト（例えばShipley社製
のAZ1350）１８で覆つた後、前述したRIEでエ
ツチングすることにより、ソースおよびドレイン
電極形成部分１４，１５の動作層１１を露出させ
る（第１図ｄ）。
次に、ハイドライド気相成長法を用いて電子濃
度が約２×1018cm-3の低抵抗GaAs層（n+層）１
９を例えば約0.2μｍの厚さに形成する。このとき
n+層１９をSiO2膜１７のおよびSiH膜１２上には
全く成長せず、SiO2膜１７パターン通りに忠実
に成長する。このn+層１９は後に形成されるソ
ースおよびドレイン電極のコンタンクト抵抗の低
減とドレイン電極端での電界集中を緩和する働き
をする。次にバツフアーHFを用いたSiO2膜１７
を除去する。このとき、SiO膜１２のエツチング
速度は約1/60と遅いので殆んどエツチングされず
SiO2膜１７のみが選択的に除去される。次に、
第１図ｆに示すように動作層とシヨツトキ接合を
形成する金属として例えばAl２０を全面に蒸着
する。この際、良好なシヨツトキ特性を得る上
で、Al２０蒸着前に200℃程度の基板加熱を施す
ことが望ましい。次に、ゲート電極形成部分１３
を選択的にホトレジスト（AZ1350）２１で覆い、
H3PO4系のエツチング液を用いて不要なAlを除
去することにより、第１図ｇに示すような断面形
状がＴ字形のゲート電極２２が形成される。最後
に、通常のホトプロセスによりn+層１９とオー
ミツクコンタクトを形成する金属として例えば
AuGe／Niを蒸着、リフトオフ後、アロイを施し
て低接触抵抗のソース電極２３およびドレイン電
極２４を形成することにより、第１図ｇに示すよ
うなGaAsMESFETの基本構造ができ上る。
度が約２×1018cm-3の低抵抗GaAs層（n+層）１
９を例えば約0.2μｍの厚さに形成する。このとき
n+層１９をSiO2膜１７のおよびSiH膜１２上には
全く成長せず、SiO2膜１７パターン通りに忠実
に成長する。このn+層１９は後に形成されるソ
ースおよびドレイン電極のコンタンクト抵抗の低
減とドレイン電極端での電界集中を緩和する働き
をする。次にバツフアーHFを用いたSiO2膜１７
を除去する。このとき、SiO膜１２のエツチング
速度は約1/60と遅いので殆んどエツチングされず
SiO2膜１７のみが選択的に除去される。次に、
第１図ｆに示すように動作層とシヨツトキ接合を
形成する金属として例えばAl２０を全面に蒸着
する。この際、良好なシヨツトキ特性を得る上
で、Al２０蒸着前に200℃程度の基板加熱を施す
ことが望ましい。次に、ゲート電極形成部分１３
を選択的にホトレジスト（AZ1350）２１で覆い、
H3PO4系のエツチング液を用いて不要なAlを除
去することにより、第１図ｇに示すような断面形
状がＴ字形のゲート電極２２が形成される。最後
に、通常のホトプロセスによりn+層１９とオー
ミツクコンタクトを形成する金属として例えば
AuGe／Niを蒸着、リフトオフ後、アロイを施し
て低接触抵抗のソース電極２３およびドレイン電
極２４を形成することにより、第１図ｇに示すよ
うなGaAsMESFETの基本構造ができ上る。
尚、以上の実施例ではゲート金属としてAlを
用いた場合について説明してきたが、他の耐熱性
ゲート金属、例えばTiW、NSi等を用いても同様
に適用できることは勿論である。
用いた場合について説明してきたが、他の耐熱性
ゲート金属、例えばTiW、NSi等を用いても同様
に適用できることは勿論である。
以上説明したように、本発明による
GaAsMESFETの製造方法を用いれば、無機物
であるSiN膜およびSiO2膜がゲート形成時のマス
クとなるため、ゲート金属蒸着前に十分な温度で
の基板の加熱が可能であり、従来のようなホトレ
ジストからの不純物の蒸発、汚染等もないめ、良
好なシヨツトキ特性が再現性良く得られるばかり
でなく、断面形状がＴ字形をした微細ゲート電極
が形成できるため、大幅なゲート抵抗の低減が可
能となるとともに、ソース、ドレインおよびゲー
トの各電極間距離はマスクの位置合わせ精度に関
係なく、１枚のホトマスクで決定されるため、従
来起きていた位置合わせのずれによる特性のばら
つきをなくすことができ、さらに選択n+層の導
入により、従来行つていたリセス形成が不要とな
るので飽和ドレイン電流のウエーハ面内均一性の
悪化を抑えることができるため、高周波特性に優
れ、かつ特性の揃つた素子を再現性良く量産する
ことが可能となつた。
GaAsMESFETの製造方法を用いれば、無機物
であるSiN膜およびSiO2膜がゲート形成時のマス
クとなるため、ゲート金属蒸着前に十分な温度で
の基板の加熱が可能であり、従来のようなホトレ
ジストからの不純物の蒸発、汚染等もないめ、良
好なシヨツトキ特性が再現性良く得られるばかり
でなく、断面形状がＴ字形をした微細ゲート電極
が形成できるため、大幅なゲート抵抗の低減が可
能となるとともに、ソース、ドレインおよびゲー
トの各電極間距離はマスクの位置合わせ精度に関
係なく、１枚のホトマスクで決定されるため、従
来起きていた位置合わせのずれによる特性のばら
つきをなくすことができ、さらに選択n+層の導
入により、従来行つていたリセス形成が不要とな
るので飽和ドレイン電流のウエーハ面内均一性の
悪化を抑えることができるため、高周波特性に優
れ、かつ特性の揃つた素子を再現性良く量産する
ことが可能となつた。
第１図ａ〜ｇは本発明の一実施例を説明するた
めに工程順に示した主要工程における素子の要部
断面図、第２図ａ，ｂは従来のGaAsMESFET
の製造方法を説明するために工程順に示した主要
工程における素子の要部断面図である。 １０……半絶縁性GaAs基板、１１……ｎ型
GaAs動作層、１２……SiN膜、１３……ゲート
電極形成部分、１４……ソース電極形成部分、１
５……ドレイン電極形成部分、１６……ホトレジ
スト、１７……SiO2膜、１８……ホトレジスト、
１９……n+層、２０……Al、２１……ホトレジ
スト、２２……ゲート電極、２３……ソース電
極、２４……ドレイン電極、２１０……半絶縁性
GaAs基板、２１１……ｎ型GaAs動作層、２１
２……ホトレジスト、２１３……シヨツトキ金
属、２１４……ゲート電極、２１５……ソース電
極、２１６……ドレイン電極。
めに工程順に示した主要工程における素子の要部
断面図、第２図ａ，ｂは従来のGaAsMESFET
の製造方法を説明するために工程順に示した主要
工程における素子の要部断面図である。 １０……半絶縁性GaAs基板、１１……ｎ型
GaAs動作層、１２……SiN膜、１３……ゲート
電極形成部分、１４……ソース電極形成部分、１
５……ドレイン電極形成部分、１６……ホトレジ
スト、１７……SiO2膜、１８……ホトレジスト、
１９……n+層、２０……Al、２１……ホトレジ
スト、２２……ゲート電極、２３……ソース電
極、２４……ドレイン電極、２１０……半絶縁性
GaAs基板、２１１……ｎ型GaAs動作層、２１
２……ホトレジスト、２１３……シヨツトキ金
属、２１４……ゲート電極、２１５……ソース電
極、２１６……ドレイン電極。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性半導体基板上の半導体動作層上にソ
ース、ドレインおよびゲート電極形成部分を選択
的に開口した第１の絶縁膜を形成した後、前記ゲ
ート電極形成部分のみを前記第１の絶縁膜よりエ
ツチング速度の大きい第２の絶縁膜で被覆する工
程と、該第１および第２の絶縁膜をマスクとして
前記ソースおよびドレイン電極形成部分に低抵抗
半導体層を形成した後、前記第２の絶縁膜を選択
的に除去し、しかる後前記半導体動作層とシヨツ
トキ接合を形成する金属を全面に被着する工程
と、前記ゲート電極形成部分を選択的にホトレジ
ストで覆い、露出した不要な前記金属を除去する
ことにより、前記ゲート電極形成部分の開口部に
断面形状がＴ字形のゲート電極を形成する工程と
を含むことを特徴とする電解効果トランジスタの
製造方法。 ２ 前記第１の絶縁膜がプラズマCVDSiN膜で、
前記第２の絶縁膜がCVDSiO2膜であることを特
徴とする特許請求の範囲第１項の記載の電界効果
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3326586A JPS62190771A (ja) | 1986-02-17 | 1986-02-17 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3326586A JPS62190771A (ja) | 1986-02-17 | 1986-02-17 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62190771A JPS62190771A (ja) | 1987-08-20 |
| JPH0551177B2 true JPH0551177B2 (ja) | 1993-07-30 |
Family
ID=12381689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3326586A Granted JPS62190771A (ja) | 1986-02-17 | 1986-02-17 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62190771A (ja) |
-
1986
- 1986-02-17 JP JP3326586A patent/JPS62190771A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62190771A (ja) | 1987-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5105242A (en) | Field effect transistor having schottky contact and a high frequency characteristic | |
| US4997779A (en) | Method of making asymmetrical gate field effect transistor | |
| JPH0551177B2 (ja) | ||
| JPH0260222B2 (ja) | ||
| JPS60165764A (ja) | 化合物半導体装置の製造方法 | |
| JPS6292327A (ja) | 半導体装置及びその製造方法 | |
| JPH0574814A (ja) | シヨツトキ・ゲート形電界効果トランジスタの製造方法 | |
| JPS59224178A (ja) | 電界効果トランジスタの製造方法 | |
| KR100266560B1 (ko) | 박막트랜지스터제조방법 | |
| JPH0758717B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3024232B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH047101B2 (ja) | ||
| US5021363A (en) | Method of selectively producing conductive members on a semiconductor surface | |
| JPS5833714B2 (ja) | 砒化ガリウムショットキ障壁ゲ−ト型電界効果トランジスタの製造方法 | |
| JPH0213929B2 (ja) | ||
| JPS59167028A (ja) | 化合物半導体集積回路装置の製造方法 | |
| JPH03274736A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| JPH0216734A (ja) | 半導体装置の製造方法 | |
| JPS616870A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6260268A (ja) | 電界効果トランジスタの製造方法 | |
| JPS60136264A (ja) | 半導体装置の製造方法 | |
| JPH04212428A (ja) | 半導体装置の製造方法 | |
| JPH0352238A (ja) | 化合物半導体装置の製造方法 | |
| JPS61134076A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0713977B2 (ja) | シヨツトキ−障壁ゲ−ト型電界効果トランジスタの製造方法 |