JPS61134076A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS61134076A JPS61134076A JP59256077A JP25607784A JPS61134076A JP S61134076 A JPS61134076 A JP S61134076A JP 59256077 A JP59256077 A JP 59256077A JP 25607784 A JP25607784 A JP 25607784A JP S61134076 A JPS61134076 A JP S61134076A
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- Japan
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- photoresist
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関し、さら
に詳しくはり茸ットキ障壁接合をゲート電極に用いたマ
イクロ波層ＧａＡｓシ町ットキゲート型電界効果トラン
ジスタ（ＧａＡｓ ＭＥ ８ Ｆ Ｅ Ｔ ）の製造方
法の改良に関するものである。
に詳しくはり茸ットキ障壁接合をゲート電極に用いたマ
イクロ波層ＧａＡｓシ町ットキゲート型電界効果トラン
ジスタ（ＧａＡｓ ＭＥ ８ Ｆ Ｅ Ｔ ）の製造方
法の改良に関するものである。
ＧａＡｓ ＭＥ ８ Ｆ Ｅ Ｔは、Ｓ１バイポーラト
ランジスタの特性限界を打破するマイクロ波トランジス
タとしてすでに実用化されている。この様なＧａＡｓＭ
ＥＳＦＥＴの高周波特性はゲート長を短縮し、芽生抵抗
を低減することによって改善できる。そのため、Ｘ帯板
上の超高周波用ＧａＡａ ＭＥ Ｓ Ｆ Ｅ Ｔ ＩＣ
おいては通常、ゲート長は０．５〜１．０μｍのものが
用いられている。従来この様な短いゲートをもつたＧａ
ＡｓＭＥ８ＦＥＴは次の様な方法で作られている。即ち
、第２図（ａｌに示すように半絶縁性ＧａＡｓ基板ｔｏ
上に形成されたｎ型ＧａＡｓ動作層１１表面に０．５〜
１．０μｍの開口部を有するホトレジスト１２を設け、
ソース抵抗を低減するためおよび必要とする飽和ドレイ
ン電流Ｉｏｓｓ （あるいはピンチオフ電圧ｖＰ）に調
整するため、さらには後のり７トオフエ程を容易にする
ために開口部の動作層１１を化学エツチングで掘り込ん
だ後、直上からショットキ金属１３を全面に蒸着し、ホ
トレジスト１２を取シ除くことにより開口部分くのみ金
属を残す、いわゆるり７トオ７法でゲート電極１４を形
成した後、第２図ｆｂ）に示すようにソース電極１５、
ドレイン電極１６を第２図（ａ）と同様にオーミック金
属を蒸着、リフトオフして形成することによｉＧａＡｓ
ＭＥＳＦＥＴの基本構造を得る方法である。
ランジスタの特性限界を打破するマイクロ波トランジス
タとしてすでに実用化されている。この様なＧａＡｓＭ
ＥＳＦＥＴの高周波特性はゲート長を短縮し、芽生抵抗
を低減することによって改善できる。そのため、Ｘ帯板
上の超高周波用ＧａＡａ ＭＥ Ｓ Ｆ Ｅ Ｔ ＩＣ
おいては通常、ゲート長は０．５〜１．０μｍのものが
用いられている。従来この様な短いゲートをもつたＧａ
ＡｓＭＥ８ＦＥＴは次の様な方法で作られている。即ち
、第２図（ａｌに示すように半絶縁性ＧａＡｓ基板ｔｏ
上に形成されたｎ型ＧａＡｓ動作層１１表面に０．５〜
１．０μｍの開口部を有するホトレジスト１２を設け、
ソース抵抗を低減するためおよび必要とする飽和ドレイ
ン電流Ｉｏｓｓ （あるいはピンチオフ電圧ｖＰ）に調
整するため、さらには後のり７トオフエ程を容易にする
ために開口部の動作層１１を化学エツチングで掘り込ん
だ後、直上からショットキ金属１３を全面に蒸着し、ホ
トレジスト１２を取シ除くことにより開口部分くのみ金
属を残す、いわゆるり７トオ７法でゲート電極１４を形
成した後、第２図ｆｂ）に示すようにソース電極１５、
ドレイン電極１６を第２図（ａ）と同様にオーミック金
属を蒸着、リフトオフして形成することによｉＧａＡｓ
ＭＥＳＦＥＴの基本構造を得る方法である。
しかしながらこの様な従来の方法には次の様な欠点があ
る。即ち、リフトオフ法は有機物であるホトレジストを
付けた状態でゲート金属が蒸着されるため、動作層表面
に付着している水分を除去するに十分な温度での基板の
加熱がレジストパターンの変形を起すのでできず、また
ホトレジストから不純物が蒸発しＧ ａＡ ｓ表面を汚
染する等のため、良好なショットキ特性が再現性よく得
られない。また動作層を単に化学エツチングのみで掘り
込む方式では、動作層の膜厚分布がそのまま飽和ドレイ
ン電１Ｌｓａの分布として現れるため、ＩＤＩＩＩＩ値
がウェー・・面内でばらつくという欠点がある。
る。即ち、リフトオフ法は有機物であるホトレジストを
付けた状態でゲート金属が蒸着されるため、動作層表面
に付着している水分を除去するに十分な温度での基板の
加熱がレジストパターンの変形を起すのでできず、また
ホトレジストから不純物が蒸発しＧ ａＡ ｓ表面を汚
染する等のため、良好なショットキ特性が再現性よく得
られない。また動作層を単に化学エツチングのみで掘り
込む方式では、動作層の膜厚分布がそのまま飽和ドレイ
ン電１Ｌｓａの分布として現れるため、ＩＤＩＩＩＩ値
がウェー・・面内でばらつくという欠点がある。
さらに後でふれるがＩＤＩＩＩ！値の面内ばらつきを改
善する目的で動作層を陽極酸化と化学エツチングの両方
を並用して掘り込む方法があるが、この場合にはオーミ
ック電極端の動作層がくさび状に掘り込まれ、その結果
ソース抵抗が増大し特性低下を招くという欠点があった
。
善する目的で動作層を陽極酸化と化学エツチングの両方
を並用して掘り込む方法があるが、この場合にはオーミ
ック電極端の動作層がくさび状に掘り込まれ、その結果
ソース抵抗が増大し特性低下を招くという欠点があった
。
本発明の目的は、これら従来の欠点を取シ除いた新しい
電界効果トランジスタの製造方法を提供することＫある
。
電界効果トランジスタの製造方法を提供することＫある
。
本発明の電界効果トランジスタの製造方法は、半絶縁性
半導体基板上の半導体動作層上にゲート電極形成部分が
開口したマスクとなる絶縁膜を形成した後、露出した前
記動作層を陽極酸化と形成された酸化被膜の除去によ）
掘り込むことにより、前記動作層厚を均一化する工程と
、スペーサとなる第１のホトレジスト層を全面に形成し
、次いで該第１のホトレジスト層表面に変質層を形成し
た後、さらにその上にマスクとなる第２のホトレジスト
層を形成する工程、ソースおよびドレイン電極形成部分
が選択的に開口するように該第２のホトレジスト層をパ
ターニングし、次いで前記変質層を除去し、現像処理を
施した後、露出した前記絶縁膜ｔ ’Ｊアクティブイオ
ンエツチングで除去する工程と、前記絶縁膜のパターン
よりバターン幅の小さい前記第１および第２のホトレジ
スト層を形成した後、前記第１のホトレジスト層を選択
的に現像処理して前記第２のホトレジスト層のパターン
よりさらにパターン幅の小さい第１のホトレジスト層を
形成する工程と、前記動作層とオーミックコンタクトを
形成する金属を直上より被着し、前記第１および第２の
ホトレジスト層を除去した後、合金化処理を施すことに
より、前記ソースおよびドレイン電極形成部分から前記
絶縁膜の端部に跨って低接触抵抗のソースおよびドレイ
ン電極を形成する工程と、前記ソースおよびドレイン電
極間の電流値をモニターしながら前記掘り込み部をさら
に化学エツチングで掘り込んで所定のドレイン電流値に
調整した後、前記動作層とショットキ障壁を形成する金
属を直上よυ被着することにより、前記絶縁膜の開口部
を通して前記掘り込み部にゲート電極を形成する工程と
、前記掘シ込み部およびその近傍をホトレジスト層で覆
った後。
半導体基板上の半導体動作層上にゲート電極形成部分が
開口したマスクとなる絶縁膜を形成した後、露出した前
記動作層を陽極酸化と形成された酸化被膜の除去によ）
掘り込むことにより、前記動作層厚を均一化する工程と
、スペーサとなる第１のホトレジスト層を全面に形成し
、次いで該第１のホトレジスト層表面に変質層を形成し
た後、さらにその上にマスクとなる第２のホトレジスト
層を形成する工程、ソースおよびドレイン電極形成部分
が選択的に開口するように該第２のホトレジスト層をパ
ターニングし、次いで前記変質層を除去し、現像処理を
施した後、露出した前記絶縁膜ｔ ’Ｊアクティブイオ
ンエツチングで除去する工程と、前記絶縁膜のパターン
よりバターン幅の小さい前記第１および第２のホトレジ
スト層を形成した後、前記第１のホトレジスト層を選択
的に現像処理して前記第２のホトレジスト層のパターン
よりさらにパターン幅の小さい第１のホトレジスト層を
形成する工程と、前記動作層とオーミックコンタクトを
形成する金属を直上より被着し、前記第１および第２の
ホトレジスト層を除去した後、合金化処理を施すことに
より、前記ソースおよびドレイン電極形成部分から前記
絶縁膜の端部に跨って低接触抵抗のソースおよびドレイ
ン電極を形成する工程と、前記ソースおよびドレイン電
極間の電流値をモニターしながら前記掘り込み部をさら
に化学エツチングで掘り込んで所定のドレイン電流値に
調整した後、前記動作層とショットキ障壁を形成する金
属を直上よυ被着することにより、前記絶縁膜の開口部
を通して前記掘り込み部にゲート電極を形成する工程と
、前記掘シ込み部およびその近傍をホトレジスト層で覆
った後。
化学エツチングで不要な前記ゲート金属を選択的に除去
する工程とを含むことにより構成される。
する工程とを含むことにより構成される。
以下、本発明の実施例について、図面を参照して説明す
る。本実施例ではＸ帝のＧａＡｓ ＭＥ Ｓ ＦＥＴを
例にとり詳しく説明する。
る。本実施例ではＸ帝のＧａＡｓ ＭＥ Ｓ ＦＥＴを
例にとり詳しく説明する。
！／図（ａ）〜（りは本発明の一実施例を説明するため
に製作工程順に示した要部断面図である。
に製作工程順に示した要部断面図である。
まず、第１図（ａｌに示すように、まず最初に半絶縁性
ＧａＡｓ基板２０上Ｋｎ型ＧａＡｓ能動動作層２１（電
子＃に度ｎ”１０ ａｍ 、厚さｌ ”ｋ ９．７
μｍ）をエピタキシャル成長させ、その上忙後のゲート
電極形成時にマスクとなる５ｉｎｚ膜２２ｔ−例えば約
０．３μｍの厚さく形成する。８ｔＱ２膜２２は基板温
度４００℃の条件下で通常のＳ ｉＨ４と０２ ガスを
用いた熱分解法で形成する。次に、ＳｔＯ，膜２２上に
ポジ型のホトレジスト（例えば５ｈｉｐｌｅｙ□社の商
標ＡＺ１３５０）を塗布した後、通常のホトプロセスＶ
Ｃ！ 、り、例えばゲート電極形成部分２３の開口幅が
０．５μｍ程度となるようにホトレジスト層２４をパタ
ーニングする。
ＧａＡｓ基板２０上Ｋｎ型ＧａＡｓ能動動作層２１（電
子＃に度ｎ”１０ ａｍ 、厚さｌ ”ｋ ９．７
μｍ）をエピタキシャル成長させ、その上忙後のゲート
電極形成時にマスクとなる５ｉｎｚ膜２２ｔ−例えば約
０．３μｍの厚さく形成する。８ｔＱ２膜２２は基板温
度４００℃の条件下で通常のＳ ｉＨ４と０２ ガスを
用いた熱分解法で形成する。次に、ＳｔＯ，膜２２上に
ポジ型のホトレジスト（例えば５ｈｉｐｌｅｙ□社の商
標ＡＺ１３５０）を塗布した後、通常のホトプロセスＶ
Ｃ！ 、り、例えばゲート電極形成部分２３の開口幅が
０．５μｍ程度となるようにホトレジスト層２４をパタ
ーニングする。
次に、ｇ／図（ｂ）に示すようにホトレジスト層２４を
マスクとしてＯＦ、ガスを用いた反応性イオンエツチン
グ（ＲＩＥ）法によりＳｉｎ、膜２２をエツチングし、
動作層２１ｆ、露出させる。光遮断下にて露出した動作
層２１表面を３慢酒石醗水溶液１容積とエチレングリコ
ール２容積とからなる電解液中で陽極酸化しては形成さ
れた酸化被膜を除去することを繰シ返すことくより動作
層２１を掘り込んで動作層厚を均一化する。陽極酸化は
酸化被膜直下の動作層２１に形成される空乏層が半絶縁
性基板２０に到達してピンチオフ状態になると、酸化被
膜の成長が自然に停止することを利用したものであり、
従ってピンチオフ電圧をウェーハ全面に亘って均一化す
ることができ、結果として動作層厚を均一にすることが
できる。ここでは動作層２１のエビ厚が約０．４５μｍ
Ｋ均一化される。
マスクとしてＯＦ、ガスを用いた反応性イオンエツチン
グ（ＲＩＥ）法によりＳｉｎ、膜２２をエツチングし、
動作層２１ｆ、露出させる。光遮断下にて露出した動作
層２１表面を３慢酒石醗水溶液１容積とエチレングリコ
ール２容積とからなる電解液中で陽極酸化しては形成さ
れた酸化被膜を除去することを繰シ返すことくより動作
層２１を掘り込んで動作層厚を均一化する。陽極酸化は
酸化被膜直下の動作層２１に形成される空乏層が半絶縁
性基板２０に到達してピンチオフ状態になると、酸化被
膜の成長が自然に停止することを利用したものであり、
従ってピンチオフ電圧をウェーハ全面に亘って均一化す
ることができ、結果として動作層厚を均一にすることが
できる。ここでは動作層２１のエビ厚が約０．４５μｍ
Ｋ均一化される。
次に、第１図（Ｃ）に示すように、アセトン等の有機溶
剤でホトレジスト層２４を除去した後、第１のホトレジ
スト層２５として、例えばポジ型のホトレジスト（５ｈ
ｉｐｌｅｙ社製のＡＺ１３５０Ｊ）を約０．８μｍの厚
さにスピンコード法で形成し、９０℃、２０分のベーキ
ングを施した後、ＣＦ４ガスＥＥ Ｏ０３Ｔｏｒｒ 、
Ｅｒ Ｆ電力２００Ｗの条件下でＣＦ、プラズマ処
理を１〜２分穆度行って表面に約１００人糧変の変質層
を形成させ、しかる後その上忙第２のホトレジスト層２
６として、第１のホトレジスより現像液に対する溶解速
度の遅い例えば同じ（５ｈｉｐｌｅｙ社製（７）ＡＺ２
４００を約０．９μｍの厚さに形成する。９０℃、２０
分のベーキングを施こす。
剤でホトレジスト層２４を除去した後、第１のホトレジ
スト層２５として、例えばポジ型のホトレジスト（５ｈ
ｉｐｌｅｙ社製のＡＺ１３５０Ｊ）を約０．８μｍの厚
さにスピンコード法で形成し、９０℃、２０分のベーキ
ングを施した後、ＣＦ４ガスＥＥ Ｏ０３Ｔｏｒｒ 、
Ｅｒ Ｆ電力２００Ｗの条件下でＣＦ、プラズマ処
理を１〜２分穆度行って表面に約１００人糧変の変質層
を形成させ、しかる後その上忙第２のホトレジスト層２
６として、第１のホトレジスより現像液に対する溶解速
度の遅い例えば同じ（５ｈｉｐｌｅｙ社製（７）ＡＺ２
４００を約０．９μｍの厚さに形成する。９０℃、２０
分のベーキングを施こす。
次釦、第１図（ｄ）に示すように例えばソース・ドレイ
ン電極間隔が約４μｍのオーミックパターンを有するガ
ラスマスクを用いて露光を行い、前記ホトレジストの現
像液である同じ（５ｈｉｐｌｅｙ社製ＡＺ２４０１現像
液で現像処理を施すと、第１のホトレジスト層２５は変
質層があるため現像されないので、第２のホトレジスト
層２６のみが選択的釦バターニングされる。次に、ｏ２
ガス圧０．５’ｌ’ｏｒｒ、几Ｆ電力２００Ｗの条件下
で０２プラズマ処理を１〜２分程度行って第１のホトレ
ジスト層２５表面の変質層を除去した後、上記ＡＺ現像
液で現像処理を施して第１のホトレジスト層２５をパタ
ーニングする（未露光のＡＺ２４００レジストはＡＺ現
像液で殆んど溶解されない）。
ン電極間隔が約４μｍのオーミックパターンを有するガ
ラスマスクを用いて露光を行い、前記ホトレジストの現
像液である同じ（５ｈｉｐｌｅｙ社製ＡＺ２４０１現像
液で現像処理を施すと、第１のホトレジスト層２５は変
質層があるため現像されないので、第２のホトレジスト
層２６のみが選択的釦バターニングされる。次に、ｏ２
ガス圧０．５’ｌ’ｏｒｒ、几Ｆ電力２００Ｗの条件下
で０２プラズマ処理を１〜２分程度行って第１のホトレ
ジスト層２５表面の変質層を除去した後、上記ＡＺ現像
液で現像処理を施して第１のホトレジスト層２５をパタ
ーニングする（未露光のＡＺ２４００レジストはＡＺ現
像液で殆んど溶解されない）。
次に、第１図＋６１に示すよう和、第１および第２のホ
トレジスト層２５．２６をマスクとしてＣＦ４ガスを用
いた几ＩＥ法で５ｔｏ２膜２２を開口する。
トレジスト層２５．２６をマスクとしてＣＦ４ガスを用
いた几ＩＥ法で５ｔｏ２膜２２を開口する。
このとき、サイドエツチングは殆んど行われないため、
第２のホトレジスト層２６のパターンとほとんど同一の
パターンが８ｉＱ２膜２２に形成される。
第２のホトレジスト層２６のパターンとほとんど同一の
パターンが８ｉＱ２膜２２に形成される。
次に第１図（ｆ）に示すように、前述したと同様の条件
下で０２プラズマ処理を例えば８分糧度行って第１およ
び第２のホトレジスト層２５．２６のパターン幅を約０
．５μｍ糧度狭めた後、さらにＡＺ２４０１現像液で処
理することによ）、第２のホトレジスト層２６のパター
ンより例えば約０．５μｍ穆度パターン幅の狭い第１の
ホトレジスト層２５を形成する（ＡＺ１３５０レジスト
のＡｚ２４ｏ１現像液中での溶解速度１１ＡＺ２４００
レジストに比べ約３０倍である）。次にＧａＡ ｓ動
作層２１とオーミフクコンタクトを形成する金属として
、例えばＡｕＧｅＮｉ ／ Ａｕ ２７を直上から約０
．５μｍ蒸着する。このとき、第２のホトレジスト層２
６が８ ｉｏ２Ｍ ２２のパターン端部より後退してい
るので、第１図げ）に示すようにＳ ｔＯ，膜２２の端
部はオーミック金属２７で完全に被覆される。次に第１
および第２のホトレジスト層２５．２６をア七トン等で
除去しくホトレジスト層がアンダーカット構造をしてい
る為リフトオフが容易に行える）、Ｈ２ガス雰囲気中で
４５０℃、１分間程度熱処理を施して低接触抵抗のソー
ス電極２８．ドレイン電極２９を形成する。次にソース
およびドレイン電極２８．２９間の電流値をモニターし
ながら、均一化された動作層２１をさらにＨ，ＰＯ２：
Ｈ，０２：Ｈ２Ｏ系のエツチング液を用いて掘シ込み所
望のドレイン電流値に調整する。このとき、 ５ｉｎ２
膜２２の端部はソースおよびドレイン電極２８゜２９が
跨がる形で被覆されているので、オーミック金属端で動
作層がくさび状に掘シ込まれるという従来の問題は完全
く解決される。
下で０２プラズマ処理を例えば８分糧度行って第１およ
び第２のホトレジスト層２５．２６のパターン幅を約０
．５μｍ糧度狭めた後、さらにＡＺ２４０１現像液で処
理することによ）、第２のホトレジスト層２６のパター
ンより例えば約０．５μｍ穆度パターン幅の狭い第１の
ホトレジスト層２５を形成する（ＡＺ１３５０レジスト
のＡｚ２４ｏ１現像液中での溶解速度１１ＡＺ２４００
レジストに比べ約３０倍である）。次にＧａＡ ｓ動
作層２１とオーミフクコンタクトを形成する金属として
、例えばＡｕＧｅＮｉ ／ Ａｕ ２７を直上から約０
．５μｍ蒸着する。このとき、第２のホトレジスト層２
６が８ ｉｏ２Ｍ ２２のパターン端部より後退してい
るので、第１図げ）に示すようにＳ ｔＯ，膜２２の端
部はオーミック金属２７で完全に被覆される。次に第１
および第２のホトレジスト層２５．２６をア七トン等で
除去しくホトレジスト層がアンダーカット構造をしてい
る為リフトオフが容易に行える）、Ｈ２ガス雰囲気中で
４５０℃、１分間程度熱処理を施して低接触抵抗のソー
ス電極２８．ドレイン電極２９を形成する。次にソース
およびドレイン電極２８．２９間の電流値をモニターし
ながら、均一化された動作層２１をさらにＨ，ＰＯ２：
Ｈ，０２：Ｈ２Ｏ系のエツチング液を用いて掘シ込み所
望のドレイン電流値に調整する。このとき、 ５ｉｎ２
膜２２の端部はソースおよびドレイン電極２８゜２９が
跨がる形で被覆されているので、オーミック金属端で動
作層がくさび状に掘シ込まれるという従来の問題は完全
く解決される。
次に、第１図［ｇＪに示すように、動作層２１とシッッ
トキ障壁を形成する金属として、例えばＡ第２Ｏを直上
から約０．５μｍ蒸着すると、８ｉ０２膜２２の開口部
を通して掘シ込み部にゲート電極３０１が形成される。
トキ障壁を形成する金属として、例えばＡ第２Ｏを直上
から約０．５μｍ蒸着すると、８ｉ０２膜２２の開口部
を通して掘シ込み部にゲート電極３０１が形成される。
この際、良好なショットキ特性を得る上で、Ａｅ３０蒸
着前に２００℃程度の基板加熱を施すことが望ましい。
着前に２００℃程度の基板加熱を施すことが望ましい。
最後に、７７８７図［ｈ）に示すように掘り込み部及び
その近傍をホトレジスト３１で覆い、不要なＡｇ３０
ｔ−ＨｓＰＯｎ液でエツチング除去した後、ホトレジス
ト３１を除去することにより、第１回申に示すようなＧ
ａＡｓＭＥＳＦＥＴの基本構造ができ上る。
その近傍をホトレジスト３１で覆い、不要なＡｇ３０
ｔ−ＨｓＰＯｎ液でエツチング除去した後、ホトレジス
ト３１を除去することにより、第１回申に示すようなＧ
ａＡｓＭＥＳＦＥＴの基本構造ができ上る。
尚、以上の実施例では絶縁膜として８ｉ０ ｚ膜を用い
た場合くついて説明してきたが、他の無機絶縁膜例えば
窒化膜、Ａｅ２０Ｂ膜等を用いても同様に適用できるこ
とは勿論である。
た場合くついて説明してきたが、他の無機絶縁膜例えば
窒化膜、Ａｅ２０Ｂ膜等を用いても同様に適用できるこ
とは勿論である。
以上説明したように、本発明によるＧａＡｓＭＥＳＦＥ
Ｔの製造方法を用いれば、無機物である８ｉ０２膜がゲ
ート形成時のマスクとなるため、ゲート金属蒸着前に十
分な温度での基板の加熱が可能であシ、従来のようなホ
トレジストからの不純物の蒸発、汚染等もないため、良
好なショットキ特性が再現性良く得られるばか夛でなく
、動作層は陽極酸化により均−化されるとともに、オー
ミック金属が絶縁膜上〈跨りて形成されるため、オーミ
ック金属端で起きていたくさび状の掘り込みが防止でき
、効果的にソース抵抗の低減と飽和ドレイン電流のウェ
ーへ面内均−性の向上を図ることができるため、高周波
特性に優れた、かつ特性の揃った素子を再現性良く量産
することが可能となった。
Ｔの製造方法を用いれば、無機物である８ｉ０２膜がゲ
ート形成時のマスクとなるため、ゲート金属蒸着前に十
分な温度での基板の加熱が可能であシ、従来のようなホ
トレジストからの不純物の蒸発、汚染等もないため、良
好なショットキ特性が再現性良く得られるばか夛でなく
、動作層は陽極酸化により均−化されるとともに、オー
ミック金属が絶縁膜上〈跨りて形成されるため、オーミ
ック金属端で起きていたくさび状の掘り込みが防止でき
、効果的にソース抵抗の低減と飽和ドレイン電流のウェ
ーへ面内均−性の向上を図ることができるため、高周波
特性に優れた、かつ特性の揃った素子を再現性良く量産
することが可能となった。
第１図（ａ３〜（１１は本発明の一実施例を説明するた
めく工程順に示した主要工程における素子の要部断面図
、第２図１ａｌ、 ＋ｂ）は従来のＧａＡｓ ＭＥＳＦ
ＥＴの製造方法を説明するために工程順に示した主要工
程における素子の要部断面図である。 １０・・・・・・半絶縁性基板、１１・・・・・・動作
層、１２・・−・・・ホトレジスト、１３・・・・・・
ショットキ金属、１４・・・・・・ゲート電極、１５・
・・・・・ソース電極、１６・・・・・・ドレイン電極
、２０・・・・・・半絶縁性Ｇ ａ Ａｓ基板、２１・
・・・・・ｎ型Ｇ ａ Ａ ｓ動作層、２２・・・・・
・５ｉｏｚ膜、２３・・・・・・ゲート電極形成部分、
２４． １５． ２６゜３１・・・・・・ホトレジスト
層、２７・・・・・・ＡｕＧｅＮｉ ／Ａｕ 。 ２８・・・・・・ソース電極、２９・・・・・・ドレイ
ン電極、３０・・・・・・Δｅ１３０１・・・・・・ゲ
ート電極。 染１圀 茅 １ 個 牛２列
めく工程順に示した主要工程における素子の要部断面図
、第２図１ａｌ、 ＋ｂ）は従来のＧａＡｓ ＭＥＳＦ
ＥＴの製造方法を説明するために工程順に示した主要工
程における素子の要部断面図である。 １０・・・・・・半絶縁性基板、１１・・・・・・動作
層、１２・・−・・・ホトレジスト、１３・・・・・・
ショットキ金属、１４・・・・・・ゲート電極、１５・
・・・・・ソース電極、１６・・・・・・ドレイン電極
、２０・・・・・・半絶縁性Ｇ ａ Ａｓ基板、２１・
・・・・・ｎ型Ｇ ａ Ａ ｓ動作層、２２・・・・・
・５ｉｏｚ膜、２３・・・・・・ゲート電極形成部分、
２４． １５． ２６゜３１・・・・・・ホトレジスト
層、２７・・・・・・ＡｕＧｅＮｉ ／Ａｕ 。 ２８・・・・・・ソース電極、２９・・・・・・ドレイ
ン電極、３０・・・・・・Δｅ１３０１・・・・・・ゲ
ート電極。 染１圀 茅 １ 個 牛２列
Claims (2)
- （１）半絶縁性半導体基板上の半導体動作層上にゲート
電極形成部分が開口したマスクとなる絶縁膜を形成した
後、露出した前記動作層を陽極酸化と形成された酸化被
膜の除去により掘り込むことにより、前記動作層厚を均
一化する工程と、スペーサとなる第１のホトレジスト層
を全面に形成し、次いで該第１のホトレジスト層表面に
変質層を形成した後、さらにその上にマスクとなる第２
のホトレジスト層を形成する工程と、ソースおよびドレ
イン電極形成部分が選択的に開口するように該第２のホ
トレジスト層をパターニングし、次いで、前記変質層を
除去し、現像処理を施した後、露出した前記絶縁膜をリ
アクティブイオンエッチングで除去する工程と、前記絶
縁膜のパターンよりパターン幅の小さい前記第１および
第２のホトレジスト層を形成した後、前記第１のホトレ
ジスト層を選択的に現像処理して前記第２のホトレジス
ト層のパターンよりさらにパターン幅の小さい第１のホ
トレジスト層を形成する工程と、前記動作層とオーミッ
クコンタクトを形成する金属を直上より被着し、前記第
１および第２のホトレジスト層を除去した後、合金化処
理を施すことにより、前記ソースおよびドレイン電極形
成部分から前記絶縁膜の端部に跨って低接触抵抗のソー
スおよびドレイン電極を形成する工程と、前記ソースお
よびドレイン電極間の電流値をモニターしながら前記掘
り込み部をさらに化学エッチングで掘り込んで所定のド
レイン電流値に調整した後、前記動作層とショットキ障
壁を形成する金属を直上より被着することにより、前記
絶縁膜の開口部を通して前記掘り込み部にゲート電極を
形成する工程と、前記掘り込み部およびその近傍をホト
レジスト層で覆った後、化学エッチングで不要な前記ゲ
ート金属を選択的に除去する工程とを含むことを特徴と
する電界効果トランジスタの製造方法。 - （２）第１および第２のホトレジスト層がそれぞれポジ
型のホトレジストである特許請求の範囲第（１）項記載
の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256077A JPS61134076A (ja) | 1984-12-04 | 1984-12-04 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256077A JPS61134076A (ja) | 1984-12-04 | 1984-12-04 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134076A true JPS61134076A (ja) | 1986-06-21 |
Family
ID=17287566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59256077A Pending JPS61134076A (ja) | 1984-12-04 | 1984-12-04 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134076A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0568922U (ja) * | 1991-04-25 | 1993-09-17 | 株式会社ファイルド | 物品保管棚 |
-
1984
- 1984-12-04 JP JP59256077A patent/JPS61134076A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0568922U (ja) * | 1991-04-25 | 1993-09-17 | 株式会社ファイルド | 物品保管棚 |
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