JPH0551206B2 - - Google Patents
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- JPH0551206B2 JPH0551206B2 JP62009150A JP915087A JPH0551206B2 JP H0551206 B2 JPH0551206 B2 JP H0551206B2 JP 62009150 A JP62009150 A JP 62009150A JP 915087 A JP915087 A JP 915087A JP H0551206 B2 JPH0551206 B2 JP H0551206B2
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- transistors
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
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- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、利得制御バイアスによつて利得が
制御される利得制御回路に関し、利得制御バイア
スによる出力バイアスの変動をなくした利得制御
回路に関する。
制御される利得制御回路に関し、利得制御バイア
スによる出力バイアスの変動をなくした利得制御
回路に関する。
（従来の技術）
従来、電子機器（TV、VTR、通信機等）の
例えばAGC（Automatic Gain Control）回路等
には、利得制御バイアスによつて利得が制御され
る利得制御回路が用いられている。
例えばAGC（Automatic Gain Control）回路等
には、利得制御バイアスによつて利得が制御され
る利得制御回路が用いられている。
第７図及び第８図は、利得制御バイアスVcoに
よつて利得が制御される従来の利得制御回路の構
成を示す回路図である。
よつて利得が制御される従来の利得制御回路の構
成を示す回路図である。
第７図に示す利得制御回路は、ベースが入力端
子Vin１に接続され、コレクタを出力端子out１
とするNPN型のバイポーラトランジスタＱ１と、
ベースが入力端子Vin２に接続され、コレクタを
出力端子out２とするNPN型のバイポーラトラン
ジスタＱ２とで構成される差動増幅対を有してい
る。
子Vin１に接続され、コレクタを出力端子out１
とするNPN型のバイポーラトランジスタＱ１と、
ベースが入力端子Vin２に接続され、コレクタを
出力端子out２とするNPN型のバイポーラトラン
ジスタＱ２とで構成される差動増幅対を有してい
る。
この差動増幅対を構成するトランジスタＱ１，
Ｑ２のエミツタ間には、それぞれのベースに利得
制御バイアスVcoが与えられ、互いのコレクタが
接続されているNPN型のバイポーラトランジス
タＱ３，Ｑ４が、トランジスタＱ１，Ｑ３のそれ
ぞれのエミツタを接続し、トランジスタＱ２，Ｑ
４のそれぞれのエミツタを接続することにより挿
入されている。また、トランジスタＱ１，Ｑ２の
コレクタと電圧源Vccとの間には抵抗Ｒ１，Ｒ２
が挿入され、トランジスタＱ１，Ｑ２のエミツタ
とグランドGNDとの間にはエミツタ抵抗Ｒ３，
Ｒ４が挿入されている。
Ｑ２のエミツタ間には、それぞれのベースに利得
制御バイアスVcoが与えられ、互いのコレクタが
接続されているNPN型のバイポーラトランジス
タＱ３，Ｑ４が、トランジスタＱ１，Ｑ３のそれ
ぞれのエミツタを接続し、トランジスタＱ２，Ｑ
４のそれぞれのエミツタを接続することにより挿
入されている。また、トランジスタＱ１，Ｑ２の
コレクタと電圧源Vccとの間には抵抗Ｒ１，Ｒ２
が挿入され、トランジスタＱ１，Ｑ２のエミツタ
とグランドGNDとの間にはエミツタ抵抗Ｒ３，
Ｒ４が挿入されている。
このような構成においては、トランジスタＱ
３，Ｑ４をそのコレクタに電流を供給せず飽和領
域で動作させて、トランジスタＱ３，Ｑ４の飽和
抵抗を利得制御バイアスVcoにより変化させ、ト
ランジスタＱ３，Ｑ４を可変インピーダンス素子
として作用させている。したがつて、この利得制
御回路の利得は、差動増幅対を構成するトランジ
スタＱ１，Ｑ２のエミツタ間のインピーダンスを
変えることによつて、負荷抵抗Ｒ１，Ｒ２を流れ
る電流を変化させて制御されている。
３，Ｑ４をそのコレクタに電流を供給せず飽和領
域で動作させて、トランジスタＱ３，Ｑ４の飽和
抵抗を利得制御バイアスVcoにより変化させ、ト
ランジスタＱ３，Ｑ４を可変インピーダンス素子
として作用させている。したがつて、この利得制
御回路の利得は、差動増幅対を構成するトランジ
スタＱ１，Ｑ２のエミツタ間のインピーダンスを
変えることによつて、負荷抵抗Ｒ１，Ｒ２を流れ
る電流を変化させて制御されている。
第８図に示す利得制御回路は、差動増幅対を構
成するトランジスタＱ１，Ｑ２のエミツタ間に、
それぞれのベースに利得制御バイアスVcoが与え
られ、互いのコレクタが接続されたPNP型のバ
イポーラトランジスタＱ５，Ｑ６を、トランジス
タＱ１，Ｑ５のそれぞれのエミツタを接続し、ト
ランジスタＱ２，Ｑ６のそれぞれのエミツタを接
続することにより挿入したものであり、他の構成
は第７図と同様である。このような構成において
も、利得制御回路の利得は第７図と同様に制御さ
れている。
成するトランジスタＱ１，Ｑ２のエミツタ間に、
それぞれのベースに利得制御バイアスVcoが与え
られ、互いのコレクタが接続されたPNP型のバ
イポーラトランジスタＱ５，Ｑ６を、トランジス
タＱ１，Ｑ５のそれぞれのエミツタを接続し、ト
ランジスタＱ２，Ｑ６のそれぞれのエミツタを接
続することにより挿入したものであり、他の構成
は第７図と同様である。このような構成において
も、利得制御回路の利得は第７図と同様に制御さ
れている。
（発明が解決しようとする問題点）
以上説明したように、第７図及び第８図に示し
た利得制御回路にあつては、差動増幅対を構成す
るトランジスタＱ１，Ｑ２のエミツタ間に挿入さ
れた可変インピーダンス素子として、バイポーラ
トランジスタの飽和抵抗を用いている。
た利得制御回路にあつては、差動増幅対を構成す
るトランジスタＱ１，Ｑ２のエミツタ間に挿入さ
れた可変インピーダンス素子として、バイポーラ
トランジスタの飽和抵抗を用いている。
このバイポーラトランジスタＱ３，Ｑ４及びＱ
５，Ｑ６は、飽和領域で動作しているため、これ
らのトランジスタを集積化した場合には、PNP
型の寄生トランジスタがそれぞれのトランジスタ
Ｑ３，Ｑ４，Ｑ５，Ｑ６に対して形成されること
になる。例えば第８図に示したトランジスタＱ５
においては、コレクタをＰ型の基板（サブストレ
ート）とし、ベース及びエミツタをトランジスタ
Ｑ５のベース、エミツタとして、PNP型の寄生
トランジスタが形成される。
５，Ｑ６は、飽和領域で動作しているため、これ
らのトランジスタを集積化した場合には、PNP
型の寄生トランジスタがそれぞれのトランジスタ
Ｑ３，Ｑ４，Ｑ５，Ｑ６に対して形成されること
になる。例えば第８図に示したトランジスタＱ５
においては、コレクタをＰ型の基板（サブストレ
ート）とし、ベース及びエミツタをトランジスタ
Ｑ５のベース、エミツタとして、PNP型の寄生
トランジスタが形成される。
このように、寄生トランジスタが可変インピー
ダンス素子に形成されると、この寄生トランジス
タを介して基板に流れ込む電流が発生する。例え
ばトランジスタＱ１のエミツタからトランジスタ
Ｑ５へ流れる電流は、その一部が寄生トランジス
タを介して基板に流れ込む。
ダンス素子に形成されると、この寄生トランジス
タを介して基板に流れ込む電流が発生する。例え
ばトランジスタＱ１のエミツタからトランジスタ
Ｑ５へ流れる電流は、その一部が寄生トランジス
タを介して基板に流れ込む。
また、バイポーラトランジスタＱ３，Ｑ４，Ｑ
５，Ｑ６はそのhfe（電流増幅率）が有限値である
ためベース電流が流れる。さらに、それぞれのト
ランジスタＱ３，Ｑ４，Ｑ５，Ｑ６のコレクタに
は電流が供給されていないために、例えばトラン
ジスタＱ３のベースに利得制御バイアスVcoが与
えられると、コレクタ電位はベース電位よりも低
くなり、ベース電流はコレクタを介してhfe倍さ
れエミツタに流れ込む。
５，Ｑ６はそのhfe（電流増幅率）が有限値である
ためベース電流が流れる。さらに、それぞれのト
ランジスタＱ３，Ｑ４，Ｑ５，Ｑ６のコレクタに
は電流が供給されていないために、例えばトラン
ジスタＱ３のベースに利得制御バイアスVcoが与
えられると、コレクタ電位はベース電位よりも低
くなり、ベース電流はコレクタを介してhfe倍さ
れエミツタに流れ込む。
このように、可変インピーダンス素子となるバ
イポーラトランジスタＱ３，Ｑ４，Ｑ５，Ｑ６に
寄生トランジスタが形成されることにより、さら
には、それぞれのバイポーラトランジスタＱ３，
Ｑ４，Ｑ５，Ｑ６にベース電流が流れることによ
つて、負荷抵抗Ｒ１，Ｒ２を流れる電流が変化し
て、出力バイアスが変動してしまうという問題が
あつた。
イポーラトランジスタＱ３，Ｑ４，Ｑ５，Ｑ６に
寄生トランジスタが形成されることにより、さら
には、それぞれのバイポーラトランジスタＱ３，
Ｑ４，Ｑ５，Ｑ６にベース電流が流れることによ
つて、負荷抵抗Ｒ１，Ｒ２を流れる電流が変化し
て、出力バイアスが変動してしまうという問題が
あつた。
そこで、この発明は、上記に鑑みてなされたも
のであり、その目的とするところは、出力バイア
スの安定化を図り、次段との整合性を良好なもの
とした利得制御回路を提供することにある。
のであり、その目的とするところは、出力バイア
スの安定化を図り、次段との整合性を良好なもの
とした利得制御回路を提供することにある。
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するために、この発明は、入力
信号を受けて、差動増幅対をなす第１及び第２の
トランジスタと、第１及び第２のトランジスタの
負荷となる負荷手段と、ゲート端子が利得制御バ
イアスに接続され、第１及び第２のトランジスタ
のエミツタ端子間又はソース端子間に接続された
FET（電界効果トランジスタ）と、第１のトラン
ジスタのエミツタ端子又はソース端子と電源との
間に接続されて、第１のトランジスタのエミツタ
電流又はソース電流を設定する第１の電流設定手
段と、第２のトランジスタのエミツタ端子又はソ
ース端子と電源との間に接続されて、第２のトラ
ンジスタのエミツタ電流又はソース電流を設定す
る第２の電流設定手段とから構成される。
信号を受けて、差動増幅対をなす第１及び第２の
トランジスタと、第１及び第２のトランジスタの
負荷となる負荷手段と、ゲート端子が利得制御バ
イアスに接続され、第１及び第２のトランジスタ
のエミツタ端子間又はソース端子間に接続された
FET（電界効果トランジスタ）と、第１のトラン
ジスタのエミツタ端子又はソース端子と電源との
間に接続されて、第１のトランジスタのエミツタ
電流又はソース電流を設定する第１の電流設定手
段と、第２のトランジスタのエミツタ端子又はソ
ース端子と電源との間に接続されて、第２のトラ
ンジスタのエミツタ電流又はソース電流を設定す
る第２の電流設定手段とから構成される。
（作用）
上記構成において、この発明は、第１のトラン
ジスタのエミツタ端子又はソース端子と第２のト
ランジスタのエミツタ端子又はソース端子との間
に、FETを挿入し、このFETのゲート端子に与
えられる利得制御バイアスを変化させることによ
つて、FETのインピーダンスを可変させ、回路
の利得を制御するようにしている。
ジスタのエミツタ端子又はソース端子と第２のト
ランジスタのエミツタ端子又はソース端子との間
に、FETを挿入し、このFETのゲート端子に与
えられる利得制御バイアスを変化させることによ
つて、FETのインピーダンスを可変させ、回路
の利得を制御するようにしている。
（実施例）
以下、図面を用いてこの発明の実施例を説明す
る。
る。
第１図乃至第６図はこの発明の第１の実施例乃
至第６の実施例にそれぞれ対応した利得制御回路
の構成を示す回路図である。それぞれの実施例の
利得制御回路は、第７図及び第８図で示した利得
制御回路と同様に、バイポーラトランジスタで構
成された差動増幅対を有し、可変インピーダンス
素子をMOSトランジスタとしたものである。な
お、第１図乃至第６図において、第７図及び第８
図と同符号のものは同一機能を有するものであ
り、その説明は省略する。
至第６の実施例にそれぞれ対応した利得制御回路
の構成を示す回路図である。それぞれの実施例の
利得制御回路は、第７図及び第８図で示した利得
制御回路と同様に、バイポーラトランジスタで構
成された差動増幅対を有し、可変インピーダンス
素子をMOSトランジスタとしたものである。な
お、第１図乃至第６図において、第７図及び第８
図と同符号のものは同一機能を有するものであ
り、その説明は省略する。
第１図に示した第１の実施例においては、Ｎチ
ヤンネルのMOSトランジスタ（以下「NMOS」
と呼ぶ）Ｎ１，Ｎ２を可変インピーダンス素子と
している。NMOSN１は、そのゲートに利得制
御バイアスVcoが与えられ、ドレインがトランジ
スタＱ１のエミツタに接続されている。
NMOSN２は、そのゲートに利得制御バイアス
Vcoが与えられ、ドレインがトランジスタＱ２の
エミツタに接続され、ソースがNMOSN１のソ
ースに接続されている。このように、NMOSN
１，Ｎ２を接続することにより、NMOSN１，
Ｎ２の可変インピーダンス素子が、トランジスタ
Ｑ１，Ｑ２のエミツタ間に挿入されている。
ヤンネルのMOSトランジスタ（以下「NMOS」
と呼ぶ）Ｎ１，Ｎ２を可変インピーダンス素子と
している。NMOSN１は、そのゲートに利得制
御バイアスVcoが与えられ、ドレインがトランジ
スタＱ１のエミツタに接続されている。
NMOSN２は、そのゲートに利得制御バイアス
Vcoが与えられ、ドレインがトランジスタＱ２の
エミツタに接続され、ソースがNMOSN１のソ
ースに接続されている。このように、NMOSN
１，Ｎ２を接続することにより、NMOSN１，
Ｎ２の可変インピーダンス素子が、トランジスタ
Ｑ１，Ｑ２のエミツタ間に挿入されている。
このような構成においては、NMOSN１，Ｎ
２のゲートに与えられる利得制御バイアスを変化
させることにより、NMOSN１，Ｎ２の導通状
態時のON抵抗を変化させて、NMOSN１，Ｎ２
を可変インピーダンス素子として動作させてい
る。したがつて、この利得制御回路の利得は、利
得制御バイアスVcoによりNMOSN１，Ｎ２の
ON抵抗を変化させ、これにより負荷抵抗Ｒ１，
Ｒ２を流れる電流を変えることで制御されてい
る。
２のゲートに与えられる利得制御バイアスを変化
させることにより、NMOSN１，Ｎ２の導通状
態時のON抵抗を変化させて、NMOSN１，Ｎ２
を可変インピーダンス素子として動作させてい
る。したがつて、この利得制御回路の利得は、利
得制御バイアスVcoによりNMOSN１，Ｎ２の
ON抵抗を変化させ、これにより負荷抵抗Ｒ１，
Ｒ２を流れる電流を変えることで制御されてい
る。
以上説明したように、NMOSN１，Ｎ２を可
変インピーダンス素子として使用しているので、
回路を集積化した場合に、可変インピーダンス素
子に寄生トランジスタが形成されることを防止す
ることができる。また、MOSトランジスタにあ
つては、ゲートに電圧を与えることでソース・ド
レイン間を流れる電流が制御され、ゲートからソ
ースあるいはドレインに電流はほとんど流れな
い。
変インピーダンス素子として使用しているので、
回路を集積化した場合に、可変インピーダンス素
子に寄生トランジスタが形成されることを防止す
ることができる。また、MOSトランジスタにあ
つては、ゲートに電圧を与えることでソース・ド
レイン間を流れる電流が制御され、ゲートからソ
ースあるいはドレインに電流はほとんど流れな
い。
したがつて、NMOSN１，Ｎ２のゲートに利
得制御バイアスVcoを与えても、NMOSN１，
Ｎ２のドレインから基板へ流れ込む電流及び、ゲ
ートからエミツタ抵抗Ｒ３，Ｒ４へ流れ込む電流
はなくなり、利得制御バイアスVcoによる出力バ
イアスの変動を防止することができる。
得制御バイアスVcoを与えても、NMOSN１，
Ｎ２のドレインから基板へ流れ込む電流及び、ゲ
ートからエミツタ抵抗Ｒ３，Ｒ４へ流れ込む電流
はなくなり、利得制御バイアスVcoによる出力バ
イアスの変動を防止することができる。
また、入力端子Vin１と入力端子Vin２に与え
られる差動入力信号に電位差が生じた時にのみ、
生じた電位差分が直列接続されたNMOSN１，
Ｎ２の両端に加わるため、差動入力信号が同電位
の場合には、NMOSN１，Ｎ２には電流が流れ
ないことになる。
られる差動入力信号に電位差が生じた時にのみ、
生じた電位差分が直列接続されたNMOSN１，
Ｎ２の両端に加わるため、差動入力信号が同電位
の場合には、NMOSN１，Ｎ２には電流が流れ
ないことになる。
さらに、回路の利得（ゲイン）が極めて小さい
場合、すなわちNMOSN１，Ｎ２のインピーダ
ンスが大きい場合であつても、トランジスタＱ
１，Ｑ２のエミツタ電流は、それぞれ独立にエミ
ツタ抵抗Ｒ３，Ｒ４で設定されるため、安定して
確実に動作することが保証される。したがつて、
広いダイナミツクレンジを確保することが可能と
なる。
場合、すなわちNMOSN１，Ｎ２のインピーダ
ンスが大きい場合であつても、トランジスタＱ
１，Ｑ２のエミツタ電流は、それぞれ独立にエミ
ツタ抵抗Ｒ３，Ｒ４で設定されるため、安定して
確実に動作することが保証される。したがつて、
広いダイナミツクレンジを確保することが可能と
なる。
第２図はこの発明の第２の実施例に係る利得制
御回路の構成を示す回路図である。この第２の実
施例の特徴とするところは、可変インピーダンス
素子としてＰ型のMOSトランジスタ（以下
「PMOS」と呼ぶ）Ｐ１，Ｐ２を用いたことにあ
り、このような構成においても、第１の実施例と
同様の効果を得ることができる。
御回路の構成を示す回路図である。この第２の実
施例の特徴とするところは、可変インピーダンス
素子としてＰ型のMOSトランジスタ（以下
「PMOS」と呼ぶ）Ｐ１，Ｐ２を用いたことにあ
り、このような構成においても、第１の実施例と
同様の効果を得ることができる。
第３図及び第４図はこの発明の第３及び第４の
実施例に係る利得制御回路の構成を示す回路図で
ある。この第３及び第４の実施例の特徴とすると
ころは、可変インピーダンス素子を１つのMOS
トランジスタとしたことにあり、第３の実施例に
あつては、可変インピーダンス素子をNMOSN
３とし、第４の実施例にあつては可変インピーダ
ンス素子をPMOSP３としたものである。このよ
うな構成においても、第１の実施例と同様の効果
を得ることができる。
実施例に係る利得制御回路の構成を示す回路図で
ある。この第３及び第４の実施例の特徴とすると
ころは、可変インピーダンス素子を１つのMOS
トランジスタとしたことにあり、第３の実施例に
あつては、可変インピーダンス素子をNMOSN
３とし、第４の実施例にあつては可変インピーダ
ンス素子をPMOSP３としたものである。このよ
うな構成においても、第１の実施例と同様の効果
を得ることができる。
第５図はこの発明の第５の実施例に係る利得制
御回路の構成を示す回路図である。この第５の実
施例の特徴とするところは、第１の実施例に対し
て、差動増幅対を構成するトランジスタＱ１，Ｑ
２の負荷をPNP型のバイポーラトランジスタＱ
７，Ｑ８とし、トランジスタＱ１，Ｑ２のエミツ
タ電流をエミツタ抵抗Ｒ３，Ｒ４に代えて定電流
源I0／２によつてそれぞれ設定するようにしたこ
とにある。このような構成においても、第１の実
施例と同様の効果を得ることができる。
御回路の構成を示す回路図である。この第５の実
施例の特徴とするところは、第１の実施例に対し
て、差動増幅対を構成するトランジスタＱ１，Ｑ
２の負荷をPNP型のバイポーラトランジスタＱ
７，Ｑ８とし、トランジスタＱ１，Ｑ２のエミツ
タ電流をエミツタ抵抗Ｒ３，Ｒ４に代えて定電流
源I0／２によつてそれぞれ設定するようにしたこ
とにある。このような構成においても、第１の実
施例と同様の効果を得ることができる。
第６図はこの発明の第６の実施例に係る利得制
御回路の構成を示す回路図である。この第６の実
施例の特徴とするところは、PNP型のバイポー
ラトランジスタＱ９，Ｑ１０により差動増幅対を
構成して、この差動増幅対の負荷をNPN型のバ
イポーラトランジスタＱ１１，Ｑ１２とし、トラ
ンジスタＱ９，Ｑ１０のエミツタ電流をそれぞれ
の定電流源I0／２によつて独立して供給し、可変
インピーダンス素子をPMOSP１，Ｐ２で構成し
たことにある。このような構成においても、第１
の実施例と同様の効果を得ることができる。
御回路の構成を示す回路図である。この第６の実
施例の特徴とするところは、PNP型のバイポー
ラトランジスタＱ９，Ｑ１０により差動増幅対を
構成して、この差動増幅対の負荷をNPN型のバ
イポーラトランジスタＱ１１，Ｑ１２とし、トラ
ンジスタＱ９，Ｑ１０のエミツタ電流をそれぞれ
の定電流源I0／２によつて独立して供給し、可変
インピーダンス素子をPMOSP１，Ｐ２で構成し
たことにある。このような構成においても、第１
の実施例と同様の効果を得ることができる。
なお、差動増幅対を構成するトランジスタの負
荷は、上述した実施例で示した抵抗及びトランジ
スタ等の能動素子の他に、例えばインダクタンス
であつてもかまわない。また、差動増幅対を構成
するトランジスタはバイポーラトランジスタの他
に、MIS型トランジスタであつてもかまわないこ
とは勿論である。
荷は、上述した実施例で示した抵抗及びトランジ
スタ等の能動素子の他に、例えばインダクタンス
であつてもかまわない。また、差動増幅対を構成
するトランジスタはバイポーラトランジスタの他
に、MIS型トランジスタであつてもかまわないこ
とは勿論である。
したがつて、この発明は上記実施例に限定され
るものではなく、適宜の設計的変更を行うことに
より、他の態様でも実施し得るものである。
るものではなく、適宜の設計的変更を行うことに
より、他の態様でも実施し得るものである。
［発明の効果］
以上説明したように、この発明によれば、差動
増幅対を構成する第１のトランジスタと第２のト
ランジスタのエミツタ端子間に挿入される可変イ
ンピーダンス素子をFET（電界効果トランジス
タ）としたので、利得制御バイアスを可変インピ
ーダンス素子に供給することによる出力バイアス
の変動をなくすことができる。したがつて、出力
バイアスの安定化を図り、次段との整合性を良好
なものとした利得制御回路を提供することができ
る。
増幅対を構成する第１のトランジスタと第２のト
ランジスタのエミツタ端子間に挿入される可変イ
ンピーダンス素子をFET（電界効果トランジス
タ）としたので、利得制御バイアスを可変インピ
ーダンス素子に供給することによる出力バイアス
の変動をなくすことができる。したがつて、出力
バイアスの安定化を図り、次段との整合性を良好
なものとした利得制御回路を提供することができ
る。
さらに、この発明によれば、差動増幅対を構成
する第１及び第２のトランジスタのエミツタ電流
又はソース電流を、それぞれ対応した第１及び第
２の電流設定手段によつてそれぞれ独立に設定す
るようにしたので、利得の小さい範囲においても
十分に動作が可能となり、広いダイナミツクレン
ジを達成することができる。
する第１及び第２のトランジスタのエミツタ電流
又はソース電流を、それぞれ対応した第１及び第
２の電流設定手段によつてそれぞれ独立に設定す
るようにしたので、利得の小さい範囲においても
十分に動作が可能となり、広いダイナミツクレン
ジを達成することができる。
第１図はこの発明の第１の実施例に係る利得制
御回路の構成を示す回路図、第２図はこの発明の
第２の実施例に係る利得制御回路の構成を示す回
路図、第３図はこの発明の第３の実施例に係る利
得制御回路の構成を示す回路図、第４図はこの発
明の第４の実施例に係る利得制御回路の構成を示
す回路図、第５図はこの発明の第５の実施例に係
る利得制御回路の構成を示す回路図、第６図はこ
の発明の第６の実施例に係る利得制御回路の構成
を示す回路図、第７図及び第８図は利得制御回路
の一従来構成を示す回路図である。 （図の主要な部分を表わす符号の説明）、Ｑ１，
Ｑ２，Ｑ１１，Ｑ１２……NPN型のバイポーラ
トランジスタ、Ｑ７，Ｑ８，Ｑ９，Ｑ１０……
PNP型バイポーラトランジスタ、Ｎ１，Ｎ２，
Ｎ３……ＮチヤンネルMOSトランジスタ、Ｐ１，
Ｐ２，Ｐ３……ＰチヤンネルMOSトランジスタ、
Ｒ１，Ｒ２……負荷抵抗、Ｒ３，Ｒ４……エミツ
タ抵抗、I0……電流源。
御回路の構成を示す回路図、第２図はこの発明の
第２の実施例に係る利得制御回路の構成を示す回
路図、第３図はこの発明の第３の実施例に係る利
得制御回路の構成を示す回路図、第４図はこの発
明の第４の実施例に係る利得制御回路の構成を示
す回路図、第５図はこの発明の第５の実施例に係
る利得制御回路の構成を示す回路図、第６図はこ
の発明の第６の実施例に係る利得制御回路の構成
を示す回路図、第７図及び第８図は利得制御回路
の一従来構成を示す回路図である。 （図の主要な部分を表わす符号の説明）、Ｑ１，
Ｑ２，Ｑ１１，Ｑ１２……NPN型のバイポーラ
トランジスタ、Ｑ７，Ｑ８，Ｑ９，Ｑ１０……
PNP型バイポーラトランジスタ、Ｎ１，Ｎ２，
Ｎ３……ＮチヤンネルMOSトランジスタ、Ｐ１，
Ｐ２，Ｐ３……ＰチヤンネルMOSトランジスタ、
Ｒ１，Ｒ２……負荷抵抗、Ｒ３，Ｒ４……エミツ
タ抵抗、I0……電流源。
Claims (1)
- 【特許請求の範囲】 １ 入力信号を受けて、差動増幅対をなす第１及
び第２のトランジスタと、 第１及び第２のトランジスタの負荷となる負荷
手段と、 ゲート端子が利得制御バイアスに接続され、第
１及び第２のトランジスタのエミツタ端子間又は
ソース端子間に接続されたFET（電界効果トラン
ジスタ）と、 第１のトランジスタのエミツタ端子又はソース
端子と電源との間に接続されて、第１のトランジ
スタのエミツタ電流又はソース電流を設定する第
１の電流設定手段と、 第２のトランジスタのエミツタ端子又はソース
端子と電源との間に接続されて、第２のトランジ
スタのエミツタ電流又はソース電流を設定する第
２の電流設定手段と を有することを特徴とする利得制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62009150A JPS63178611A (ja) | 1987-01-20 | 1987-01-20 | 利得制御回路 |
| KR1019870015383A KR900006434B1 (ko) | 1987-01-20 | 1987-12-30 | 이득제어회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62009150A JPS63178611A (ja) | 1987-01-20 | 1987-01-20 | 利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63178611A JPS63178611A (ja) | 1988-07-22 |
| JPH0551206B2 true JPH0551206B2 (ja) | 1993-08-02 |
Family
ID=11712589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62009150A Granted JPS63178611A (ja) | 1987-01-20 | 1987-01-20 | 利得制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS63178611A (ja) |
| KR (1) | KR900006434B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04211508A (ja) * | 1990-06-15 | 1992-08-03 | Toshiba Corp | 積分回路 |
| JPH04345203A (ja) * | 1991-05-22 | 1992-12-01 | Mitsubishi Electric Corp | 可変利得増幅器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6096012A (ja) * | 1983-10-31 | 1985-05-29 | Matsushita Electric Ind Co Ltd | 可変利得増幅器 |
-
1987
- 1987-01-20 JP JP62009150A patent/JPS63178611A/ja active Granted
- 1987-12-30 KR KR1019870015383A patent/KR900006434B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| KR900006434B1 (ko) | 1990-08-31 |
| KR880009478A (ko) | 1988-09-15 |
| JPS63178611A (ja) | 1988-07-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |