JPH0551208B2 - - Google Patents
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- JPH0551208B2 JPH0551208B2 JP61288305A JP28830586A JPH0551208B2 JP H0551208 B2 JPH0551208 B2 JP H0551208B2 JP 61288305 A JP61288305 A JP 61288305A JP 28830586 A JP28830586 A JP 28830586A JP H0551208 B2 JPH0551208 B2 JP H0551208B2
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- Japan
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- circuit
- gain control
- output
- transistors
- transistor
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- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は自動利得制御回路に関するものであ
る。
る。
［従来の技術］
従来、一般的に用いられている自動利得制御回
路は第２図のような構成になつている。差動出力
型の利得制御回路Ｇの各出力を直接コンパレータ
Ｃに供給できないため、トランジスタＴ７，Ｔ８
および抵抗R1，R2からなる回路を介してコンパ
レータＣの各入力にレベル差をつけるように構成
されている。
路は第２図のような構成になつている。差動出力
型の利得制御回路Ｇの各出力を直接コンパレータ
Ｃに供給できないため、トランジスタＴ７，Ｔ８
および抵抗R1，R2からなる回路を介してコンパ
レータＣの各入力にレベル差をつけるように構成
されている。
動作について説明すると、利得制御回路Ｇから
出力電圧viがトランジスタT7，T8のベースに加
わつたときのトランジスタT7，T8のコレクタ電
流の変化分をi1、バイアス電流を２Ｉとすると、
トランジスタT7，T8にはそれぞれ（Ｉ＋i1）お
よび（Ｉ−i1）の電流が流れ、その結果トランジ
スタT7のコレクタ電位VC7がさがり、トランジス
タT8のコレクタ電位VC8が上つていき、 VC7＝VCC−R1（Ｉ＋i1） VC8＝VCC−R2（Ｉ−i1） ∴i1＝（R2−R1）Ｉ／（R1＋R2） で表され、比較レベルは、VC7＝VC8で与えられ
るため、例えば、抵抗R1，R2の抵抗値を１：２
に設定した場合には、i1＝Ｉ／３以上になると、
トランジスタT7のコレクタ電圧がトランジスタ
T8のそれより低くなり、コンパレータＣが動作
して利得制御回路Ｇの出力が小さくなるようにフ
イードバツクされる。
出力電圧viがトランジスタT7，T8のベースに加
わつたときのトランジスタT7，T8のコレクタ電
流の変化分をi1、バイアス電流を２Ｉとすると、
トランジスタT7，T8にはそれぞれ（Ｉ＋i1）お
よび（Ｉ−i1）の電流が流れ、その結果トランジ
スタT7のコレクタ電位VC7がさがり、トランジス
タT8のコレクタ電位VC8が上つていき、 VC7＝VCC−R1（Ｉ＋i1） VC8＝VCC−R2（Ｉ−i1） ∴i1＝（R2−R1）Ｉ／（R1＋R2） で表され、比較レベルは、VC7＝VC8で与えられ
るため、例えば、抵抗R1，R2の抵抗値を１：２
に設定した場合には、i1＝Ｉ／３以上になると、
トランジスタT7のコレクタ電圧がトランジスタ
T8のそれより低くなり、コンパレータＣが動作
して利得制御回路Ｇの出力が小さくなるようにフ
イードバツクされる。
この動作によつて、i1＝Ｉ／３となるように、
自動的に利得制御回路の出力が制御されることに
なる。
自動的に利得制御回路の出力が制御されることに
なる。
［発明が解決しようとする問題点］
上記の回路構成では、抵抗R1，R2によつて利
得制御の開始レベルの設定、すなわち出力電流が
現れ始める差動入力の設定を行つているため、各
抵抗の相対精度が必要になり、集積化に適さない
ものであつた。
得制御の開始レベルの設定、すなわち出力電流が
現れ始める差動入力の設定を行つているため、各
抵抗の相対精度が必要になり、集積化に適さない
ものであつた。
またレベル設定用の回路およびコンパレータを
必要とするため、全体の構成が複雑になるもので
あつた。
必要とするため、全体の構成が複雑になるもので
あつた。
本発明は、利得制御の開始レベルの設定が任意
かつ正確に行え、しかも回路構成を簡素化すると
ともに集積化に適した構成とするようにしたもの
である。
かつ正確に行え、しかも回路構成を簡素化すると
ともに集積化に適した構成とするようにしたもの
である。
［問題を解決するための手段］
本発明は、利得制御回路からの一方の差動出力
を第１の回路を構成するｍ（ｍ＝２、３…）個の
並列接続したトランジスタのベースに共通に供給
し、他方の出力を第２の回路を構成するｎ（ｎ＝
１、２…、但し、ｎ＜ｍ）個の並列接続したトラ
ンジスタおよび第３の回路を構成する（ｍ−ｎ）
個の並列接続したトランジスタのベースに共通に
供給し、電流ミラー回路のバイアス側に直列に第
１の回路を接続し、上記電流ミラー回路の出力側
に直列に第２の回路を接続し、上記電流ミラー回
路の出力側と第２の回路とからなる直列回路に並
列に第３の回路を接続し、上記電流ミラー回路と
第２の回路の接続点に制御トランジスタのベース
を接続し、この制御トランジスタの出力を利得制
御回路にフイードバツクしてその差動出力を制御
するものであつて、第１、第２および第３の回路
のトランジスタの数によつて利得制御の開始レベ
ルを設定するとことにより、上記目的を達成して
いる。
を第１の回路を構成するｍ（ｍ＝２、３…）個の
並列接続したトランジスタのベースに共通に供給
し、他方の出力を第２の回路を構成するｎ（ｎ＝
１、２…、但し、ｎ＜ｍ）個の並列接続したトラ
ンジスタおよび第３の回路を構成する（ｍ−ｎ）
個の並列接続したトランジスタのベースに共通に
供給し、電流ミラー回路のバイアス側に直列に第
１の回路を接続し、上記電流ミラー回路の出力側
に直列に第２の回路を接続し、上記電流ミラー回
路の出力側と第２の回路とからなる直列回路に並
列に第３の回路を接続し、上記電流ミラー回路と
第２の回路の接続点に制御トランジスタのベース
を接続し、この制御トランジスタの出力を利得制
御回路にフイードバツクしてその差動出力を制御
するものであつて、第１、第２および第３の回路
のトランジスタの数によつて利得制御の開始レベ
ルを設定するとことにより、上記目的を達成して
いる。
［実施例］
第１図において、Ｇは差動出力を生じる利得制
御回路、T1，T2は第１の回路を構成するトラン
ジスタ、T3は第２の回路を構成するトランジス
タ、T4は第３の回路を構成するトランジスタ、
ＤおよびT5はそれぞれ電流ミラー回路を構成す
るダイオードおよびトランジスタである。T6は
制御トランジスタ、Ｃは容量素子で、その充電電
圧によつて利得制御回路Ｇの差動出力を制御する
ものである。Ｒはトランジスタで、容量素子Ｃの
充電電荷を適宜の時定数で放電させるためのもの
である。
御回路、T1，T2は第１の回路を構成するトラン
ジスタ、T3は第２の回路を構成するトランジス
タ、T4は第３の回路を構成するトランジスタ、
ＤおよびT5はそれぞれ電流ミラー回路を構成す
るダイオードおよびトランジスタである。T6は
制御トランジスタ、Ｃは容量素子で、その充電電
圧によつて利得制御回路Ｇの差動出力を制御する
ものである。Ｒはトランジスタで、容量素子Ｃの
充電電荷を適宜の時定数で放電させるためのもの
である。
つぎに動作について説明する。まずトランジス
タT1〜T4のバイアス電流をＩとし、入力信号に
よるトランジスタT1，T2のコレクタ電流の変化
分をi1、トランジスタT3，T4のコレクタ電流の
変化分をi2とする。そこで利得制御回路Ｇから第
１図示のような差動出力が生じると、差動増幅回
路の基本特性から ２（Ｉ−i1）＋２（Ｉ＋i2）＝4I −2i1＋2i2＝０ ∴ i2＝i1 となる。したがつて、入力信号が加わることによ
り、トランジスタT1，T2のコレクタには２（Ｉ−
i1）のコレクタ電流が、トランジスタT3，T4の
コレクタには（Ｉ＋i1）のコレクタ電流がそれぞ
れ流れる。
タT1〜T4のバイアス電流をＩとし、入力信号に
よるトランジスタT1，T2のコレクタ電流の変化
分をi1、トランジスタT3，T4のコレクタ電流の
変化分をi2とする。そこで利得制御回路Ｇから第
１図示のような差動出力が生じると、差動増幅回
路の基本特性から ２（Ｉ−i1）＋２（Ｉ＋i2）＝4I −2i1＋2i2＝０ ∴ i2＝i1 となる。したがつて、入力信号が加わることによ
り、トランジスタT1，T2のコレクタには２（Ｉ−
i1）のコレクタ電流が、トランジスタT3，T4の
コレクタには（Ｉ＋i1）のコレクタ電流がそれぞ
れ流れる。
ダイオードＤとトランジスタＴ５とは電流ミラ
ー回路を構成するので、トランジスタT5のコレ
クタには２（Ｉ−i1）のコレクタ電流が流れ、ト
ランジスタT6のベースに流れる電流Ib6は、トラ
ンジスタT3のコレクタ電流Ic3とトランジスタT5
のコレクタ電流の差分となるので、 Ib6＝２（Ｉ−i1）−（Ｉ＋i1） ＝Ｉ−3i1 となる。
ー回路を構成するので、トランジスタT5のコレ
クタには２（Ｉ−i1）のコレクタ電流が流れ、ト
ランジスタT6のベースに流れる電流Ib6は、トラ
ンジスタT3のコレクタ電流Ic3とトランジスタT5
のコレクタ電流の差分となるので、 Ib6＝２（Ｉ−i1）−（Ｉ＋i1） ＝Ｉ−3i1 となる。
入力信号が加わつていないとき（i1＝０）で
は、Ib6＞０のため、トランジスタT6はカツトオ
フ状態となるが、入力信号が加わり、i1がＩ／３
より大きくなると、トランジスタT6が能動状態
となり、トランジスタT6にコレクタ電流が流れ
る。そのため容量素子Ｃの充電電圧が上昇し、利
得制御回路Ｇにフイードバツクがかかり、その差
動出力が減少する。この差動出力の減少によつて
i1がＩ／３と等しくなると、トランジスタT6のベ
ース電流Ib6が０となり、トランジスタT6がカツ
トオフとなる。したがつて容量素子Ｃの充電電荷
が抵抗Ｒを介して放電し、利得制御回路Ｇへのフ
イードバツク電圧が低降し、その差動出力が大き
くなる。
は、Ib6＞０のため、トランジスタT6はカツトオ
フ状態となるが、入力信号が加わり、i1がＩ／３
より大きくなると、トランジスタT6が能動状態
となり、トランジスタT6にコレクタ電流が流れ
る。そのため容量素子Ｃの充電電圧が上昇し、利
得制御回路Ｇにフイードバツクがかかり、その差
動出力が減少する。この差動出力の減少によつて
i1がＩ／３と等しくなると、トランジスタT6のベ
ース電流Ib6が０となり、トランジスタT6がカツ
トオフとなる。したがつて容量素子Ｃの充電電荷
が抵抗Ｒを介して放電し、利得制御回路Ｇへのフ
イードバツク電圧が低降し、その差動出力が大き
くなる。
以上の動作を繰り返すことによつてi1＝Ｉ／３
に保持され、自動的に利得が制御されるものであ
る。
に保持され、自動的に利得が制御されるものであ
る。
なお上記の実施例では、第１の回路として２つ
のトランジスタを並列接続し、第２の回路として
１つのトランジスタを用いたが、これに限るもの
ではない。第１の回路としてｍ（ｍ＝２、３…）
個のトランジスタを並列接続し、第２の回路とし
てｎ（ｎ＝１、２…、但し、ｍ＜ｎ）個のトラン
ジスタを並列接続し、第３の回路として（ｍ−
ｎ）個のトランジスタを並列接続し、このｍとｎ
の設定によつて基準電流i1を任意の値に設定する
ことができる。すなわち、上記構成の場合、第１
の回路のｍ個のトランジスタにはそれぞれ（Ｉ−
i1）の電流が流れ、第２の回路および第３の回路
の各トランジスタにはそれぞれ（Ｉ＋i1）の電流
が流れるので、トランジスタT6のベース電流Ib6
は、 Ib6＝ｍ（Ｉ−i1）−ｎ（Ｉ＋i1） ＝（ｍ−ｎ）Ｉ−（ｍ＋ｎ）i1 となる。Ib6＝０となる基準電流i1は、、i1＝（ｍ−
ｎ）Ｉ／（ｍ＋ｎ）となり、トランジスタの数ｍ
とｎの設定によつて任意に自動利得制御の開始レ
ベルを設定できるものである。
のトランジスタを並列接続し、第２の回路として
１つのトランジスタを用いたが、これに限るもの
ではない。第１の回路としてｍ（ｍ＝２、３…）
個のトランジスタを並列接続し、第２の回路とし
てｎ（ｎ＝１、２…、但し、ｍ＜ｎ）個のトラン
ジスタを並列接続し、第３の回路として（ｍ−
ｎ）個のトランジスタを並列接続し、このｍとｎ
の設定によつて基準電流i1を任意の値に設定する
ことができる。すなわち、上記構成の場合、第１
の回路のｍ個のトランジスタにはそれぞれ（Ｉ−
i1）の電流が流れ、第２の回路および第３の回路
の各トランジスタにはそれぞれ（Ｉ＋i1）の電流
が流れるので、トランジスタT6のベース電流Ib6
は、 Ib6＝ｍ（Ｉ−i1）−ｎ（Ｉ＋i1） ＝（ｍ−ｎ）Ｉ−（ｍ＋ｎ）i1 となる。Ib6＝０となる基準電流i1は、、i1＝（ｍ−
ｎ）Ｉ／（ｍ＋ｎ）となり、トランジスタの数ｍ
とｎの設定によつて任意に自動利得制御の開始レ
ベルを設定できるものである。
［発明の効果］
本発明によれば、従来に比べて回路構成が簡単
になるとともにトランジスタの数によつて自動利
得制御の開始レベル設定が行えるため、同じ特性
のトランジスタを用いることによつて高精度化が
でき、集積化に適したものになる。
になるとともにトランジスタの数によつて自動利
得制御の開始レベル設定が行えるため、同じ特性
のトランジスタを用いることによつて高精度化が
でき、集積化に適したものになる。
さらに、化動回路部分のトランジスタは全て同
じ動作点で動作しているので、バランスがとれる
ものである。
じ動作点で動作しているので、バランスがとれる
ものである。
第１図は本発明の一実施例を示した電気回路
図、第２図は従来の回路構成の一例を示した電気
回路図である。 Ｇ……利得制御回路、T1，T2……第１の回路、
T3……第２の回路、T4……第３の回路、Ｄ，T5
……電流ミラー回路、T6……制御トランジスタ、
Ｃ……容量素子、Ｒ……抵抗。
図、第２図は従来の回路構成の一例を示した電気
回路図である。 Ｇ……利得制御回路、T1，T2……第１の回路、
T3……第２の回路、T4……第３の回路、Ｄ，T5
……電流ミラー回路、T6……制御トランジスタ、
Ｃ……容量素子、Ｒ……抵抗。
Claims (1)
- 【特許請求の範囲】 １ 利得制御用の差動出力を生じる利得制御回路
と、 この利得制御回路からの一方の出力を共通にベ
ース入力とするｍ（ｍ＝２、３…）個のトランジ
スタを並列に接続して第１の回路を構成し、 上記利得制御回路からの他方の出力を共通にベ
ース入力とするｎ（ｎ＝１、２…、但し、ｎ＜ｍ）
個のトランジスタを並列に接続して第２の回路を
構成し、 上記利得制御回路からの他方の出力を共通にベ
ース入力とする（ｍ−ｎ）個のトランジスタを並
列に接続して第３の回路を構成し、 電流ミラー回路のバイアス側に第１の回路を直
列接続するとともに上記電流ミラー回路の出力側
に第２の回路を直列接続し、 上記電流ミラー回路の出力側と第２の回路とか
らなる直列回路に並列に第３の回路を接続し、 上記電流ミラー回路と第２の回路との接続点に
ベース入力側を接続してあり、上記電流ミラー回
路の出力側に流れる電流および第２の回路に流れ
る電流に応じた出力を生じる制御トランジスタを
設け、 この制御トランジスタの出力を上記利得制御回
路にフイードバツクしてその差動出力を制御する
フイードバツク回路とからなり、 第１、第２および第３の回路のトランジスタの
数によつて利得制御の開始レベルを設定すること
を特徴とする自動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28830586A JPS63141403A (ja) | 1986-12-03 | 1986-12-03 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28830586A JPS63141403A (ja) | 1986-12-03 | 1986-12-03 | 自動利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63141403A JPS63141403A (ja) | 1988-06-13 |
| JPH0551208B2 true JPH0551208B2 (ja) | 1993-08-02 |
Family
ID=17728448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28830586A Granted JPS63141403A (ja) | 1986-12-03 | 1986-12-03 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63141403A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6257536B2 (ja) * | 2015-01-16 | 2018-01-10 | 三菱電機エンジニアリング株式会社 | 電流出力装置および電流出力方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999808A (ja) * | 1982-11-29 | 1984-06-08 | Sanyo Electric Co Ltd | 増幅回路 |
| JPS59207716A (ja) * | 1983-05-10 | 1984-11-24 | Sanyo Electric Co Ltd | 自動レベル制御回路 |
-
1986
- 1986-12-03 JP JP28830586A patent/JPS63141403A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63141403A (ja) | 1988-06-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |