JPH0716151B2 - 波形整形回路 - Google Patents
波形整形回路Info
- Publication number
- JPH0716151B2 JPH0716151B2 JP61067753A JP6775386A JPH0716151B2 JP H0716151 B2 JPH0716151 B2 JP H0716151B2 JP 61067753 A JP61067753 A JP 61067753A JP 6775386 A JP6775386 A JP 6775386A JP H0716151 B2 JPH0716151 B2 JP H0716151B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- output
- collector
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000007493 shaping process Methods 0.000 title claims description 14
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は連続的に変化する入力波形を方形波状の波形に
変換する波形整形回路に関するものである。
変換する波形整形回路に関するものである。
従来の技術 従来の波形整形回路としては、第２図に示すようなシュ
ミット回路がよく知られている。第２図において、31,3
2はトランジスタで、それぞれのコレクタは抵抗33,34を
介して電流電圧Vccに接続されている。各トランジスタ3
1,32のエミッタは共通接続され、抵抗35を介して接地さ
れている。トランジスタ31のコレクタにはトランジスタ
32のベースが接続されている。トランジスタ31のベース
は信号が入力される入力端子36で、トランジスタ32のコ
レクタは波形整形後の信号が出力される出力端子37であ
る。
ミット回路がよく知られている。第２図において、31,3
2はトランジスタで、それぞれのコレクタは抵抗33,34を
介して電流電圧Vccに接続されている。各トランジスタ3
1,32のエミッタは共通接続され、抵抗35を介して接地さ
れている。トランジスタ31のコレクタにはトランジスタ
32のベースが接続されている。トランジスタ31のベース
は信号が入力される入力端子36で、トランジスタ32のコ
レクタは波形整形後の信号が出力される出力端子37であ
る。
以下に、第２図の波形整形回路の動作について説明す
る。
る。
入力信号が零のときはトランジスタ31はしゃ断状態で、
トランジスタ32は導通状態である。抵抗33,34,35のそれ
ぞれの抵抗値をR1，R2，REとすれば、エミッタ電圧VE1
はトランジスタ32のエミッタ，コレクタ電圧は零で飽和
状態であるから、電源電圧VccをR2と，REの比に分割し
た値となる。
トランジスタ32は導通状態である。抵抗33,34,35のそれ
ぞれの抵抗値をR1，R2，REとすれば、エミッタ電圧VE1
はトランジスタ32のエミッタ，コレクタ電圧は零で飽和
状態であるから、電源電圧VccをR2と，REの比に分割し
た値となる。
したがって、トランジスタ31に入力が加わり、入力レベ
ルV1がVE1＋VBE（VBEはベース・エミッタ間電圧降下）
になったときに、共通エミッタ抵抗35の帰還作用で急速
にトランジスタ31が導通状態になり、トランジスタ32が
しゃ断状態になって出力端子37からは“H"レベルの信号
が出力される。
ルV1がVE1＋VBE（VBEはベース・エミッタ間電圧降下）
になったときに、共通エミッタ抵抗35の帰還作用で急速
にトランジスタ31が導通状態になり、トランジスタ32が
しゃ断状態になって出力端子37からは“H"レベルの信号
が出力される。
次にトランジスタ31のベースに加わる入力信号レベルを
減少させたときに、トランジスタ31が導通状態、トラン
ジスタ32がしゃ断状態から反転する入力レベルV2を求め
る。反転するときのエミッタ電圧V2は、トランジスタ31
が飽和状態で、エミッタ，コレクタ間電圧が零であるか
ら、電源電圧VccをR1，REの比に分割した値となる。
減少させたときに、トランジスタ31が導通状態、トラン
ジスタ32がしゃ断状態から反転する入力レベルV2を求め
る。反転するときのエミッタ電圧V2は、トランジスタ31
が飽和状態で、エミッタ，コレクタ間電圧が零であるか
ら、電源電圧VccをR1，REの比に分割した値となる。
したがって、トランジスタ31のベースに加わる入力レベ
ルが減少してVE2＋VBEになったとき、共通エミッタ抵抗
35の帰還作用で急速にトランジスタ31がしゃ断状態にな
りトランジスタ32は導通状態になって出力端子37からは
“L"レベルの信号が出力される。
ルが減少してVE2＋VBEになったとき、共通エミッタ抵抗
35の帰還作用で急速にトランジスタ31がしゃ断状態にな
りトランジスタ32は導通状態になって出力端子37からは
“L"レベルの信号が出力される。
以上より入力端子36に信号が加えられて、出力端子37か
ら“H"レベルの信号が出力されるときの入力信号レベル
V1と、入力端子36に加えられる信号レベルを減少させた
ときに、出力端子37から“L"レベルの信号が出力される
ときの入力信号レベルV2はそれぞれ（３），（４）式で
表わされる。
ら“H"レベルの信号が出力されるときの入力信号レベル
V1と、入力端子36に加えられる信号レベルを減少させた
ときに、出力端子37から“L"レベルの信号が出力される
ときの入力信号レベルV2はそれぞれ（３），（４）式で
表わされる。
したがって、出力端子37から“H"レベルの信号が出力さ
れる入力レベルV1と、出力端子37から“L"レベルの信号
が出力される入力レベルV2との間の電圧差ΔＶ（ヒステ
リシス）は（３），（４）式より と表わされ、ヒステリシスΔＶは抵抗23,24の抵抗値R1
とR2の値（R1＞R2）によって自由に選ぶことができる。
れる入力レベルV1と、出力端子37から“L"レベルの信号
が出力される入力レベルV2との間の電圧差ΔＶ（ヒステ
リシス）は（３），（４）式より と表わされ、ヒステリシスΔＶは抵抗23,24の抵抗値R1
とR2の値（R1＞R2）によって自由に選ぶことができる。
（例えば、実用電子回路ハンドブック＜１＞CQ出版社） 発明が解決しようとする問題点 このような従来の回路では、ヒステリシス巾が電源電圧
の大きさに依存するうえ、入力端子が単一入力であるた
め、例えばホール素子の出力の如き差動信号を取り扱う
場合には不向きであった。
の大きさに依存するうえ、入力端子が単一入力であるた
め、例えばホール素子の出力の如き差動信号を取り扱う
場合には不向きであった。
本発明はかかる点に鑑みてなされたもので、簡易な構成
で、差動入力信号をシングルエンドの出力信号に変換す
る波形整形回路を提供することを目的としている。
で、差動入力信号をシングルエンドの出力信号に変換す
る波形整形回路を提供することを目的としている。
問題点を解決するための手段 本発明は上記問題点を解決するため、差動形式の入力端
子を有する差動増幅器と、差動増幅器に定電流を供給す
る第１の定電流回路と、前記第１の定電流回路と電流の
大きさの異なる第２および第３の定電流回路と、前記差
動増幅器の一方のトランジスタのコレクタ出力と第２の
定電流回路の出力の差を合成した合成信号と、前記差動
増幅器の他方のトランジスタのコレクタ出力と第３の定
電流回路の出力の差を合成した合成信号とがそれぞれ入
力されたフリップフロップ回路より構成し、前記フリッ
プフロップ回路の出力端子から出力パルスを得るもので
ある。
子を有する差動増幅器と、差動増幅器に定電流を供給す
る第１の定電流回路と、前記第１の定電流回路と電流の
大きさの異なる第２および第３の定電流回路と、前記差
動増幅器の一方のトランジスタのコレクタ出力と第２の
定電流回路の出力の差を合成した合成信号と、前記差動
増幅器の他方のトランジスタのコレクタ出力と第３の定
電流回路の出力の差を合成した合成信号とがそれぞれ入
力されたフリップフロップ回路より構成し、前記フリッ
プフロップ回路の出力端子から出力パルスを得るもので
ある。
作用 本発明は上記した構成により、第１の定電流回路と第２
および第３の定電流回路との各出力電流の比を自由に選
ぶことによって、電源電圧の変動に無関係に任意のヒス
テリシス巾で、差動増幅器の差動入力端子に加えられた
信号を波形整形し、フリップフロップ回路の出力端子か
ら安定したパルス出力を得ることができる。
および第３の定電流回路との各出力電流の比を自由に選
ぶことによって、電源電圧の変動に無関係に任意のヒス
テリシス巾で、差動増幅器の差動入力端子に加えられた
信号を波形整形し、フリップフロップ回路の出力端子か
ら安定したパルス出力を得ることができる。
実施例 第１図は本発明の波形整形回路の一実施例を示す回路構
成図である。以下図面を参照しながら説明する。第１図
において、１は差動増幅器でエミッタを共通接続された
トランジスタ11,12で構成されトランジスタ11,12のベー
スはそれぞれ入力端子8,9に接続されている。２は第１
の定電流回路で、トランジスタ20のエミッタは抵抗19を
介して電源Vccに接続され、トランジスタ20のコレクタ
はトランジスタ11,トランジスタ12の共通エミッタに接
続されている。３は第２の定電流回路で、抵抗21とエミ
ッタが抵抗21を介して電源Vccに接続されたトランジス
タ22より構成され、４は第３の定電流回路で、抵抗23と
エミッタが抵抗23を介して電源Vccに接続されたトラン
ジスタ24より構成されている。トランジスタ20,22,24の
各ベースはそれぞれ共通接続され、コレクタ，ベースが
接続されたトランジスタ26のベースに接続されている。
トランジスタ26のエミッタは抵抗25を介して電源電圧Vc
cに接続されている。すなわちトランジスタ20,22,24,26
と抵抗19,21,23,25はカレントミラー回路を構成してい
る。10はカレントミラー回路の指令電流源で、出力はト
ランジスタ26のコレクタに接続されている。５は第１の
合成回路で、コレクタとベースが接続されたトランジス
タ13と、ベースが共通接続されたトランジスタ14より構
成されたカレントミラー回路と、ベースにトランジスタ
14のコレクタとトランジスタ22のコレクタとが共に接続
されたトランジスタ17より構成されている。６は第２の
合成回路で、コレクタとベースが接続されたトランジス
タ15と、ベースが共通接続されたトランジスタ16より構
成されたカレントミラー回路と、ベースにトランジスタ
16のコレクタとトランジスタ24のコレクタが共に接続さ
れたトランジスタ18より構成されている。７はフリップ
フロップ回路で、２入力端子を有するNAND回路27,28で
構成され、NAND回路27,28の各出力は互いに他のNAND回
路の一方の入力端子に接続されている。NAND回路27,28
の他方の入力端子にはそれぞれトランジスタ17,18のコ
レクタが接続されている。29は波形整形回路の出力端子
で、NAND回路27の出力に接続されている。
成図である。以下図面を参照しながら説明する。第１図
において、１は差動増幅器でエミッタを共通接続された
トランジスタ11,12で構成されトランジスタ11,12のベー
スはそれぞれ入力端子8,9に接続されている。２は第１
の定電流回路で、トランジスタ20のエミッタは抵抗19を
介して電源Vccに接続され、トランジスタ20のコレクタ
はトランジスタ11,トランジスタ12の共通エミッタに接
続されている。３は第２の定電流回路で、抵抗21とエミ
ッタが抵抗21を介して電源Vccに接続されたトランジス
タ22より構成され、４は第３の定電流回路で、抵抗23と
エミッタが抵抗23を介して電源Vccに接続されたトラン
ジスタ24より構成されている。トランジスタ20,22,24の
各ベースはそれぞれ共通接続され、コレクタ，ベースが
接続されたトランジスタ26のベースに接続されている。
トランジスタ26のエミッタは抵抗25を介して電源電圧Vc
cに接続されている。すなわちトランジスタ20,22,24,26
と抵抗19,21,23,25はカレントミラー回路を構成してい
る。10はカレントミラー回路の指令電流源で、出力はト
ランジスタ26のコレクタに接続されている。５は第１の
合成回路で、コレクタとベースが接続されたトランジス
タ13と、ベースが共通接続されたトランジスタ14より構
成されたカレントミラー回路と、ベースにトランジスタ
14のコレクタとトランジスタ22のコレクタとが共に接続
されたトランジスタ17より構成されている。６は第２の
合成回路で、コレクタとベースが接続されたトランジス
タ15と、ベースが共通接続されたトランジスタ16より構
成されたカレントミラー回路と、ベースにトランジスタ
16のコレクタとトランジスタ24のコレクタが共に接続さ
れたトランジスタ18より構成されている。７はフリップ
フロップ回路で、２入力端子を有するNAND回路27,28で
構成され、NAND回路27,28の各出力は互いに他のNAND回
路の一方の入力端子に接続されている。NAND回路27,28
の他方の入力端子にはそれぞれトランジスタ17,18のコ
レクタが接続されている。29は波形整形回路の出力端子
で、NAND回路27の出力に接続されている。
第３図は本発明の波形整形回路の動作を説明するための
信号波形図である。第３図において（ａ）は差動入力端
子8,9の間に加えられる差動入力信号を示したものであ
る。（ｂ）はトランジスタ11のコレクタ電流i1と、トラ
ンジスタ22のコレクタ電流I2を示したもので、（ｃ）は
トランジスタ12のコレクタ電流i2と、トランジスタ24の
コレクタ電流I3を示したものである。差動入力端子8,9
に加えられる入力信号が零のときトランジスタ20のコレ
クタ電流I1は、エミッタを共通接続されたトランジスタ
11とトランジスタ12とに半分ずつ流れる。次に差動入力
端子8,9に加えられる入力信号の大きさが増加（入力端
子８に比べて入力端子９の電位が上昇）するにつれてト
ランジスタ11のコレクタ電流i1は徐々に増加し、トラン
ジスタ12のコレクタ電流i2は徐々に減少する。そして入
力端子8,9に加えられる入力信号の大きさがある値を越
えると、トランジスタ20のコレクタ電流I1はすべてトラ
ンジスタ11に流れ、トランジスタ12には電流は流れな
い。逆に差動入力端子8,9に加えられる入力信号の大き
さが減少（入力端子８に比べて入力端子９の電位が下
降）するにつれて、トランジスタ11のコレクタ電流i1は
徐々に減少し、トランジスタ11のコレクタ電流i2は徐々
に増加する。そして入力端子8,9に加えられる入力信号
の大きさがある値以下になると、トランジスタ20のコレ
クタ電流I1はすべてトランジスタ12に流れ、トランジス
タ11には電流が流れなくなる。（ｄ）はトランジスタ17
のコレクタ電圧を示したものである。トランジスタ17の
ベースには、トランジスタ22とトランジスタ14のコレク
タがそれぞれ接続されている。トランジスタ14のコレク
タには、トランジスタ11のコレクタ電流i1をトランジス
タ13,14より構成されたカレントミラー回路によって吸
い込み電流に変換された電流（大きさはi1と同一とす
る）が流れるので、トランジスタ17のベースには全体で
I2−i1の電流が流れる。したがって、I2−i1＞０つまり
I2＞i1のとき、トランジスタ17は導通状態となり、トラ
ンジスタ17のコレクタ電圧は“L"レベルとなる。逆にI2
≦i1のときはトランジスタ17はしゃ断状態となってトラ
ンジスタ18のコレクタ電圧は“H"レベルになる。（ｅ）
はトランジスタ18のコレクタ電圧を示したものである。
トランジスタ18のベースには、トランジスタ24とトラン
ジスタ16のコレクタがそれぞれ接続され、トランジスタ
16のコレクタには、トランジスタ12のコレクタ電流i2を
トランジスタ15,16より構成されたカレントミラー回路
によって吸い込み電流に変換された電流（大きさはi2と
同一とする）が流れるので、トランジスタ18のベースに
は全体でI3−i2の電流が流れる。したがって、I3−i2＞
０つまりI3＞i2のとき、トランジスタ18は導通状態とな
り、トランジスタ18のコレクタ電圧は“L"レベルとな
る。逆にI3≦i2のときはトランジスタ18はしゃ断状態と
なってトランジスタ18のコレクタ電圧は“H"レベルにな
る。（ｆ）はフリップフロップ回路７の出力が接続され
た出力端子29の出力波形を示したものである。フリップ
フロップ回路７を構成するNANDゲート27および28の各入
力端子には、トランジスタ17,18の各コレクタ出力（第
３図の（ｄ），（ｅ））がそれぞれ接続されている。ト
ランジスタ17のコレクタが“H"レベルから“L"レベルに
変化するとき、トランジスタ18のコレクタは“H"レベル
にあり、トランジスタ17のコレクタが接続されたNANDゲ
ートの出力は“L"レベルとなり出力端子29から“L"レベ
ルの信号が出力される。次にトランジスタ18のコレクタ
が“H"レベルから“L"レベルに変化するとき、トランジ
スタ17のコレクタは“H"レベルにあり、トランジスタ18
のコレクタが接続されたNANDゲートの出力は“H"レベル
となりNANDゲート27の出力は“H"レベルから“L"レベル
に反転し、出力端子29からは“L"レベルの信号が出力さ
れる。
信号波形図である。第３図において（ａ）は差動入力端
子8,9の間に加えられる差動入力信号を示したものであ
る。（ｂ）はトランジスタ11のコレクタ電流i1と、トラ
ンジスタ22のコレクタ電流I2を示したもので、（ｃ）は
トランジスタ12のコレクタ電流i2と、トランジスタ24の
コレクタ電流I3を示したものである。差動入力端子8,9
に加えられる入力信号が零のときトランジスタ20のコレ
クタ電流I1は、エミッタを共通接続されたトランジスタ
11とトランジスタ12とに半分ずつ流れる。次に差動入力
端子8,9に加えられる入力信号の大きさが増加（入力端
子８に比べて入力端子９の電位が上昇）するにつれてト
ランジスタ11のコレクタ電流i1は徐々に増加し、トラン
ジスタ12のコレクタ電流i2は徐々に減少する。そして入
力端子8,9に加えられる入力信号の大きさがある値を越
えると、トランジスタ20のコレクタ電流I1はすべてトラ
ンジスタ11に流れ、トランジスタ12には電流は流れな
い。逆に差動入力端子8,9に加えられる入力信号の大き
さが減少（入力端子８に比べて入力端子９の電位が下
降）するにつれて、トランジスタ11のコレクタ電流i1は
徐々に減少し、トランジスタ11のコレクタ電流i2は徐々
に増加する。そして入力端子8,9に加えられる入力信号
の大きさがある値以下になると、トランジスタ20のコレ
クタ電流I1はすべてトランジスタ12に流れ、トランジス
タ11には電流が流れなくなる。（ｄ）はトランジスタ17
のコレクタ電圧を示したものである。トランジスタ17の
ベースには、トランジスタ22とトランジスタ14のコレク
タがそれぞれ接続されている。トランジスタ14のコレク
タには、トランジスタ11のコレクタ電流i1をトランジス
タ13,14より構成されたカレントミラー回路によって吸
い込み電流に変換された電流（大きさはi1と同一とす
る）が流れるので、トランジスタ17のベースには全体で
I2−i1の電流が流れる。したがって、I2−i1＞０つまり
I2＞i1のとき、トランジスタ17は導通状態となり、トラ
ンジスタ17のコレクタ電圧は“L"レベルとなる。逆にI2
≦i1のときはトランジスタ17はしゃ断状態となってトラ
ンジスタ18のコレクタ電圧は“H"レベルになる。（ｅ）
はトランジスタ18のコレクタ電圧を示したものである。
トランジスタ18のベースには、トランジスタ24とトラン
ジスタ16のコレクタがそれぞれ接続され、トランジスタ
16のコレクタには、トランジスタ12のコレクタ電流i2を
トランジスタ15,16より構成されたカレントミラー回路
によって吸い込み電流に変換された電流（大きさはi2と
同一とする）が流れるので、トランジスタ18のベースに
は全体でI3−i2の電流が流れる。したがって、I3−i2＞
０つまりI3＞i2のとき、トランジスタ18は導通状態とな
り、トランジスタ18のコレクタ電圧は“L"レベルとな
る。逆にI3≦i2のときはトランジスタ18はしゃ断状態と
なってトランジスタ18のコレクタ電圧は“H"レベルにな
る。（ｆ）はフリップフロップ回路７の出力が接続され
た出力端子29の出力波形を示したものである。フリップ
フロップ回路７を構成するNANDゲート27および28の各入
力端子には、トランジスタ17,18の各コレクタ出力（第
３図の（ｄ），（ｅ））がそれぞれ接続されている。ト
ランジスタ17のコレクタが“H"レベルから“L"レベルに
変化するとき、トランジスタ18のコレクタは“H"レベル
にあり、トランジスタ17のコレクタが接続されたNANDゲ
ートの出力は“L"レベルとなり出力端子29から“L"レベ
ルの信号が出力される。次にトランジスタ18のコレクタ
が“H"レベルから“L"レベルに変化するとき、トランジ
スタ17のコレクタは“H"レベルにあり、トランジスタ18
のコレクタが接続されたNANDゲートの出力は“H"レベル
となりNANDゲート27の出力は“H"レベルから“L"レベル
に反転し、出力端子29からは“L"レベルの信号が出力さ
れる。
以上の動作について、数式を用いて、より詳細に説明す
る。差動増幅器１を構成するトランジスタ11とトランジ
スタ12の共通エミッタに供給される定電流をI1、トラン
ジスタ11のコレクタ電流をi1、トランジスタ11のエミッ
タからコレクタまでの電流増幅率をαとすれば、次の関
係式が成立する。
る。差動増幅器１を構成するトランジスタ11とトランジ
スタ12の共通エミッタに供給される定電流をI1、トラン
ジスタ11のコレクタ電流をi1、トランジスタ11のエミッ
タからコレクタまでの電流増幅率をαとすれば、次の関
係式が成立する。
ただし、e:差動入力電圧 常温ではVT≒26mv（６）式を変形すると となる。
i1＝I2のときに、出力端子29の出力が“L"レベルから
“H"レベルに反転するから、そのときの差動入力電圧を
e1とすれば、 （７）式より と表わされる。
“H"レベルに反転するから、そのときの差動入力電圧を
e1とすれば、 （７）式より と表わされる。
同様に、i2＝I3のときに、出力端子29の出力が“H"レベ
ルから“L"レベルに反転するから、そのときの差動入力
電圧をe2とすれば、 と表わされる。
ルから“L"レベルに反転するから、そのときの差動入力
電圧をe2とすれば、 と表わされる。
以上の動作に基づき、差動入力電圧と出力電圧の関係を
図示すれば、第４図の動作特性が得られる。ヒステリシ
スΔＶはe1−e2で求められる。
図示すれば、第４図の動作特性が得られる。ヒステリシ
スΔＶはe1−e2で求められる。
（８），（９）式より明らかなように、第１図に示した
実施例では、ヒステリシスΔＶはトランジスタ20のコレ
クタ電流I1と、トランジスタ22のコレクタ電流I2および
トランジスタ24のコレクタ電流I3とのそれぞれの比I1／
I2およびI1／I3の値を選ぶことにより、自由に設定する
ことができる。つまり、トランジスタ20,22,24,26およ
び抵抗19,21,23,25はカレントミラー回路を構成してい
るので、第１図に示した実施例では、抵抗19と、抵抗21
との抵抗比および抵抗19と抵抗21との抵抗比を任意に選
ぶことによりヒステリシスΔＶを自由に設定することが
できる。
実施例では、ヒステリシスΔＶはトランジスタ20のコレ
クタ電流I1と、トランジスタ22のコレクタ電流I2および
トランジスタ24のコレクタ電流I3とのそれぞれの比I1／
I2およびI1／I3の値を選ぶことにより、自由に設定する
ことができる。つまり、トランジスタ20,22,24,26およ
び抵抗19,21,23,25はカレントミラー回路を構成してい
るので、第１図に示した実施例では、抵抗19と、抵抗21
との抵抗比および抵抗19と抵抗21との抵抗比を任意に選
ぶことによりヒステリシスΔＶを自由に設定することが
できる。
発明の効果 以上述べてきたように、本発明によれば、簡易な回路構
成で、差動入力信号をシングルエンドの出力信号に変換
できる。さらにヒステリシスは第１の定電流回路と、第
２および第３の定電流回路の各出力電流の比を自由に選
ぶことによって、任意に設定することができる。しかも
ヒステリシス巾は、定電流回路の各出力電流の比で決定
されるので、電源電圧の変動に影響されず、実用的にき
わめて有用である。
成で、差動入力信号をシングルエンドの出力信号に変換
できる。さらにヒステリシスは第１の定電流回路と、第
２および第３の定電流回路の各出力電流の比を自由に選
ぶことによって、任意に設定することができる。しかも
ヒステリシス巾は、定電流回路の各出力電流の比で決定
されるので、電源電圧の変動に影響されず、実用的にき
わめて有用である。
第１図は本発明の一実施例における波形整形回路の回路
構成図、第２図は従来の波形整形回路の回路構成図、第
３図および第４図は本発明の波形整形回路の要部信号波
形図および動作を説明する特性図である。 １……差動増幅器、2,3,4……定電流源、5,6……合成回
路、７……フリップフロップ回路、8,9……入力端子、2
9……出力端子。
構成図、第２図は従来の波形整形回路の回路構成図、第
３図および第４図は本発明の波形整形回路の要部信号波
形図および動作を説明する特性図である。 １……差動増幅器、2,3,4……定電流源、5,6……合成回
路、７……フリップフロップ回路、8,9……入力端子、2
9……出力端子。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭51−53442（ＪＰ，Ａ) 特開 昭59−79628（ＪＰ，Ａ) 特開 昭59−147528（ＪＰ，Ａ) 特開 昭52−46748（ＪＰ，Ａ)
Claims (2)
- 【請求項１】差動形式の入力端子を有する差動増幅器
と、前記差動増幅器に定電流を供給する第１の定電流回
路と、前記第１の定電流回路と電流の大きさの異なる第
２および第３の定電流回路と、前記差動増幅器の一方の
トランジスタのコレクタ出力と第２の定電流回路の出力
とが入力された第１の合成回路と、前記差動増幅器の他
方のトランジスタのコレクタ出力と第３の定電流回路の
出力とが入力された第２の合成回路と、前記第１および
第２の合成回路の出力がそれぞれ入力されたフリップフ
ロップ回路より構成され、前記フリップフロップ回路の
出力端子から出力パルスを得るようにした波形整形回
路。 - 【請求項２】第１の合成回路は、差動増幅器の一方のト
ランジスタのコレクタに入力が直列接続された第１のカ
レントミラー回路と、前記第１のカレントミラー回路の
出力と第２の定電流回路の出力との差を合成しその合成
信号をベースに加えられた第１のトランジスタより構成
され、第２の合成回路は、差動増幅器の他方のトランジ
スタのコレクタに入力が直列接続された第２のカレント
ミラー回路と、前記第２のカレントミラー回路の出力と
第３の定電流回路の出力との差を合成しその合成信号を
ベースに加えられた第２のトランジスタより構成され、
前記第１および第２のトランジスタの各コレクタ出力が
フリップフロップ回路に接続された特許請求の範囲第
（１）項記載の波形整形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61067753A JPH0716151B2 (ja) | 1986-03-26 | 1986-03-26 | 波形整形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61067753A JPH0716151B2 (ja) | 1986-03-26 | 1986-03-26 | 波形整形回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62224109A JPS62224109A (ja) | 1987-10-02 |
| JPH0716151B2 true JPH0716151B2 (ja) | 1995-02-22 |
Family
ID=13354013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61067753A Expired - Lifetime JPH0716151B2 (ja) | 1986-03-26 | 1986-03-26 | 波形整形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0716151B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7375568B2 (en) | 2003-06-16 | 2008-05-20 | Nec Corporation | Logic circuit with restrained leak current to differential circuit |
-
1986
- 1986-03-26 JP JP61067753A patent/JPH0716151B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62224109A (ja) | 1987-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4647839A (en) | High precision voltage-to-current converter, particularly for low supply voltages | |
| US3988595A (en) | High-gain differential input comparator with emitter feedback input hysteresis | |
| US4634897A (en) | Comparator having a hysteresis characteristic | |
| JP3092529B2 (ja) | ウィンドウコンパレータ回路 | |
| US5155429A (en) | Threshold voltage generating circuit | |
| JPH0716151B2 (ja) | 波形整形回路 | |
| JPS6154286B2 (ja) | ||
| JP2665840B2 (ja) | 電圧電流変換回路 | |
| US4859966A (en) | Current amplifier circuit and a current amplifying type differential current converter circuit | |
| JP3043044B2 (ja) | Ｄ／ａ変換回路 | |
| JPH0448011Y2 (ja) | ||
| JPH067379Y2 (ja) | 基準電圧源回路 | |
| JPH0347010B2 (ja) | ||
| JP2579932B2 (ja) | ヒステリシスコンパレ−タ | |
| JPH0477329B2 (ja) | ||
| JPS59131210A (ja) | 利得制御増幅器 | |
| JPH0479165B2 (ja) | ||
| JPH0330828B2 (ja) | ||
| JPH0326670Y2 (ja) | ||
| JP2573279B2 (ja) | 電流変換回路 | |
| JP2996551B2 (ja) | カレントミラー回路装置 | |
| JPS6297363A (ja) | 基準電圧発生回路 | |
| JPH0744410B2 (ja) | 利得制御回路 | |
| JPH06236219A (ja) | 定電流回路 | |
| JPH0358603A (ja) | 利得制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |