JPH055183B2 - - Google Patents
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- Publication number
- JPH055183B2 JPH055183B2 JP58157335A JP15733583A JPH055183B2 JP H055183 B2 JPH055183 B2 JP H055183B2 JP 58157335 A JP58157335 A JP 58157335A JP 15733583 A JP15733583 A JP 15733583A JP H055183 B2 JPH055183 B2 JP H055183B2
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- JP
- Japan
- Prior art keywords
- insulating film
- active region
- impurities
- conductivity type
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
Description
【発明の詳細な説明】
本発明は半導体集積回路装置の製造方法にかか
り、とくに回路素子間の絶縁分離に関するもので
ある。
り、とくに回路素子間の絶縁分離に関するもので
ある。
従来の半導体集積回路、特に絶縁ゲート型集積
回路に於て半導体基板の活性領域に形成された回
路素子間を絶縁分離するためにフイールド領域が
設けられる。集積回路の高密度化のためにはフイ
ールド領域の微細化も重要な課題であり、今まで
に種々の絶縁分離法が検討・考案されている。例
えば従来のフイールド酸化膜の局部酸化で発生す
るバーズビークを無くするために、半導体基板の
フイールド領域に溝を形成し、その溝の部分に絶
縁物を埋め込む等の方法が種々検討されている。
しかしながら現在まで検討されている方法は半導
体基板に溝を形成する工程が必要であつたり製造
工程が極めて複雑であり、量産性の観点からみれ
ば問題がある。
回路に於て半導体基板の活性領域に形成された回
路素子間を絶縁分離するためにフイールド領域が
設けられる。集積回路の高密度化のためにはフイ
ールド領域の微細化も重要な課題であり、今まで
に種々の絶縁分離法が検討・考案されている。例
えば従来のフイールド酸化膜の局部酸化で発生す
るバーズビークを無くするために、半導体基板の
フイールド領域に溝を形成し、その溝の部分に絶
縁物を埋め込む等の方法が種々検討されている。
しかしながら現在まで検討されている方法は半導
体基板に溝を形成する工程が必要であつたり製造
工程が極めて複雑であり、量産性の観点からみれ
ば問題がある。
本発明の目的は集積回路装置の高密度化のため
に、量産に適したフイールド領域と活性領域の製
造方法を提供する事にある。
に、量産に適したフイールド領域と活性領域の製
造方法を提供する事にある。
本発明の半導体集積回路装置の製造方法によれ
ば、一導電型の不純物を高濃度に含んだ半導体基
板のフイールド領域をおおう絶縁膜を選択的に形
成する工程と、この絶縁膜をマスクとして選択的
に前記フイールド領域以外の活性領域に半導体基
板の表面から所定の深さにわたつて複数のイオン
注入エネルギーで反対導電型の不純物をイオン注
入し一導電型の不純物の実効不純物濃度がほぼ均
一で低濃度な不純物層を形成する工程とを有す
る。
ば、一導電型の不純物を高濃度に含んだ半導体基
板のフイールド領域をおおう絶縁膜を選択的に形
成する工程と、この絶縁膜をマスクとして選択的
に前記フイールド領域以外の活性領域に半導体基
板の表面から所定の深さにわたつて複数のイオン
注入エネルギーで反対導電型の不純物をイオン注
入し一導電型の不純物の実効不純物濃度がほぼ均
一で低濃度な不純物層を形成する工程とを有す
る。
つぎに本発明について図面を用いて説明する。
本発明の実施例をＮチヤネル型MOS集積回路
装置で説明する。第１図に示すようにボロンを１
×1016cm-3含有するシリコン基板１のフイールド
領域上に厚い二酸化シリコン膜３が被着形成され
ている。この二酸化シリコン膜３は従来通常おこ
なわれている局部酸化法で形成されたものではな
いために、バーズビークが発生していない。また
活性領域２の基板中にはＮ型不純物が小密度でド
ープされており、MOSトランジスタ形成のため
に程良いＰ型の実効密度となるようもともとのＰ
型不純物密度を打消している。もともとのＰ型不
純物密度は寄生MOSトランジスタの閾値電圧を
考慮して決められており、従つてフイールド領域
の基板中には特にはＰ型の不純物はドープされて
いない。また上記Ｎ型不純物は活性領域からはみ
出さないようフイールド絶縁膜３と自己整合でド
ープされており、横方向にも拡散しないよう考慮
がなされている。このように本発明に於てはフイ
ールド領域の巾Ｗはフイールド絶縁膜３のパター
ニング精度で決定される。
装置で説明する。第１図に示すようにボロンを１
×1016cm-3含有するシリコン基板１のフイールド
領域上に厚い二酸化シリコン膜３が被着形成され
ている。この二酸化シリコン膜３は従来通常おこ
なわれている局部酸化法で形成されたものではな
いために、バーズビークが発生していない。また
活性領域２の基板中にはＮ型不純物が小密度でド
ープされており、MOSトランジスタ形成のため
に程良いＰ型の実効密度となるようもともとのＰ
型不純物密度を打消している。もともとのＰ型不
純物密度は寄生MOSトランジスタの閾値電圧を
考慮して決められており、従つてフイールド領域
の基板中には特にはＰ型の不純物はドープされて
いない。また上記Ｎ型不純物は活性領域からはみ
出さないようフイールド絶縁膜３と自己整合でド
ープされており、横方向にも拡散しないよう考慮
がなされている。このように本発明に於てはフイ
ールド領域の巾Ｗはフイールド絶縁膜３のパター
ニング精度で決定される。
つぎに本発明の製造工程を図面を用いて説明す
る。ボロン原子を１×1016／cm3の密度で含有する
シリコン基板１を熱酸化する事により膜厚0.5μm
の二酸化シリコン３を形成する。その後フオトエ
ツチング法により将来活性領域となるべき部分の
二酸化シリコンを除去する。ここで残された二酸
化シリコン３は将来フイールド絶縁膜となる。高
密度化のためにフイールド絶縁膜の巾は出来るだ
け小さい方が望ましい。従つて二酸化シリコンの
エツチング工程は異方性ドライエツチ巾を使用す
る事によりサイドエツチを無くして寸法精度を上
げる等の配慮がとられる。
る。ボロン原子を１×1016／cm3の密度で含有する
シリコン基板１を熱酸化する事により膜厚0.5μm
の二酸化シリコン３を形成する。その後フオトエ
ツチング法により将来活性領域となるべき部分の
二酸化シリコンを除去する。ここで残された二酸
化シリコン３は将来フイールド絶縁膜となる。高
密度化のためにフイールド絶縁膜の巾は出来るだ
け小さい方が望ましい。従つて二酸化シリコンの
エツチング工程は異方性ドライエツチ巾を使用す
る事によりサイドエツチを無くして寸法精度を上
げる等の配慮がとられる。
この後、活性領域に将来MOSトランジスタを
形成するのに程良い不純物密度となるよう、リン
をイオン注入法により導入する。この時リンのプ
ロフアイルが基板中で均一となる様工夫を要す
る。注入エネルギーを一定ステツプ毎に変えてそ
れぞれのエネルギーで同量打込めば均一のプロフ
アイルが得られる。
形成するのに程良い不純物密度となるよう、リン
をイオン注入法により導入する。この時リンのプ
ロフアイルが基板中で均一となる様工夫を要す
る。注入エネルギーを一定ステツプ毎に変えてそ
れぞれのエネルギーで同量打込めば均一のプロフ
アイルが得られる。
このようにして基板固有のＰ型不純物密度１×
1016／cm3を、ほぼ均一に９×1015／cm3の密度とな
るよう注入されたリンによりドーピング補償する
ことにより、実効不純物密度１×1015／cm3のＰ型
活性領域２を得る事が出来る。この時第２図に示
すように二酸化シリコン３のフオトエツチング工
程で用いたフオトレジスト４を残したままでイオ
ン注入のマスクとして用いると高エネルギー注入
のマスクとして最適である。例えばリン注入の最
高注入エネルギーを600KeVとすれば活性領域の
深さは0.7μ程度となる。
1016／cm3を、ほぼ均一に９×1015／cm3の密度とな
るよう注入されたリンによりドーピング補償する
ことにより、実効不純物密度１×1015／cm3のＰ型
活性領域２を得る事が出来る。この時第２図に示
すように二酸化シリコン３のフオトエツチング工
程で用いたフオトレジスト４を残したままでイオ
ン注入のマスクとして用いると高エネルギー注入
のマスクとして最適である。例えばリン注入の最
高注入エネルギーを600KeVとすれば活性領域の
深さは0.7μ程度となる。
更に深い活性領域を必要とする時には、必要に
応じて注入エネルギーを高くすれば良い。注入時
には基板シリコン原子の散乱によりリンは横方向
にも入るが、600KeVの場合その入り込みは実質
的には0.1μ程度である。イオン注入した後は熱拡
散によりリンが横方向に拡散するのを防止するた
めに活性化のための熱処理のみにとどめる。この
ようにしてフイールド絶縁膜の巾を例えば1μmと
すればフイールド領域の巾Ｗはリンの入り込みを
考慮に入れて0.8μ程度となる。
応じて注入エネルギーを高くすれば良い。注入時
には基板シリコン原子の散乱によりリンは横方向
にも入るが、600KeVの場合その入り込みは実質
的には0.1μ程度である。イオン注入した後は熱拡
散によりリンが横方向に拡散するのを防止するた
めに活性化のための熱処理のみにとどめる。この
ようにしてフイールド絶縁膜の巾を例えば1μmと
すればフイールド領域の巾Ｗはリンの入り込みを
考慮に入れて0.8μ程度となる。
この後の製造工程は通常の順序と同じである。
ゲート絶縁膜５を形成し更に多結晶シリコンのゲ
ート電極６を形成する。このゲート電極６をマス
クとしてソース，ドレイン領域７形成のためのヒ
素イオン注入を行う（第３図）。更に層間絶縁膜
８を被着形成し、電極開孔を開孔した後金属配線
層９を設ける。この製造工程を通して活性領域の
横方向の拡がりを防ぐために、熱処理工程は可能
なかぎり低温、短時間とする。トランジスタの閾
値電圧調整のための不純物ドープは必要に応じて
ゲート電極６形成の前に行う。
ゲート絶縁膜５を形成し更に多結晶シリコンのゲ
ート電極６を形成する。このゲート電極６をマス
クとしてソース，ドレイン領域７形成のためのヒ
素イオン注入を行う（第３図）。更に層間絶縁膜
８を被着形成し、電極開孔を開孔した後金属配線
層９を設ける。この製造工程を通して活性領域の
横方向の拡がりを防ぐために、熱処理工程は可能
なかぎり低温、短時間とする。トランジスタの閾
値電圧調整のための不純物ドープは必要に応じて
ゲート電極６形成の前に行う。
本発明に於ては前述したように基板１と同導伝
型の活性領域２の実効不純物密度は基板１のもと
もと有していた固有の不純物密度よりも小さい。
また活性領域２中への反対導伝型不純物の注入は
厚いフイールド絶縁膜３が形成された後に行われ
るために、フイールド絶縁膜形成時のような高
温、長時間の熱処理工程は無く、従つて活性領域
である不純物小密度領域２のフイールド絶縁膜３
の端からの拡がりは実質的には無視できる程小さ
く両者は自己整合して形成されている。本発明で
は従来のようなチヤンネルストツパ用不純物の活
性領域へのしみ出し拡散や、バーズビークによる
活性領域の実効面積の縮小化等の欠点は無く、高
密度集積回路の実現に極めて有効である。また製
造工程が簡単となり量産に適している。
型の活性領域２の実効不純物密度は基板１のもと
もと有していた固有の不純物密度よりも小さい。
また活性領域２中への反対導伝型不純物の注入は
厚いフイールド絶縁膜３が形成された後に行われ
るために、フイールド絶縁膜形成時のような高
温、長時間の熱処理工程は無く、従つて活性領域
である不純物小密度領域２のフイールド絶縁膜３
の端からの拡がりは実質的には無視できる程小さ
く両者は自己整合して形成されている。本発明で
は従来のようなチヤンネルストツパ用不純物の活
性領域へのしみ出し拡散や、バーズビークによる
活性領域の実効面積の縮小化等の欠点は無く、高
密度集積回路の実現に極めて有効である。また製
造工程が簡単となり量産に適している。
なお、Ｎチヤネル型を例に説明したが、Ｐチヤ
ネル型およびCMOS型の集積回路装置の製造方
法に関しても適用可能である事は言うまでもな
い。
ネル型およびCMOS型の集積回路装置の製造方
法に関しても適用可能である事は言うまでもな
い。
第１図は本発明の実施例を説明するための断面
図、第２図、第３図は各々その製造方法を説明す
るための工程順断面図である。 図中、１……シリコン基板、２……活性領域、
３……フイールド絶縁膜、４……フオトレジス
ト、５……ゲート絶縁膜、６……ゲート電極、７
……ソース、ドレイン領域、８……層間絶縁膜、
９……金属配線層、である。
図、第２図、第３図は各々その製造方法を説明す
るための工程順断面図である。 図中、１……シリコン基板、２……活性領域、
３……フイールド絶縁膜、４……フオトレジス
ト、５……ゲート絶縁膜、６……ゲート電極、７
……ソース、ドレイン領域、８……層間絶縁膜、
９……金属配線層、である。
Claims (1)
- １ 一導電型の不純物を高濃度に含んだ半導体基
板のフイールド領域をおおう絶縁膜を選択的に形
成する工程と、前記絶縁膜をマスクとして選択的
に前記フイールド領域以外の活性領域に前記半導
体基板の表面から所定の深さにわたつて複数のイ
オン注入エネルギーで反対導電型の不純物をイオ
ン注入し一導電型の不純物の実効不純物濃度がほ
ぼ均一で低濃度な不純物層を形成する工程とを有
することを特徴とする半導体集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157335A JPS6049672A (ja) | 1983-08-29 | 1983-08-29 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157335A JPS6049672A (ja) | 1983-08-29 | 1983-08-29 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6049672A JPS6049672A (ja) | 1985-03-18 |
| JPH055183B2 true JPH055183B2 (ja) | 1993-01-21 |
Family
ID=15647440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157335A Granted JPS6049672A (ja) | 1983-08-29 | 1983-08-29 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049672A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02236879A (ja) * | 1989-03-09 | 1990-09-19 | Fujitsu Ltd | 磁気ディスク装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5055274A (ja) * | 1973-09-12 | 1975-05-15 |
-
1983
- 1983-08-29 JP JP58157335A patent/JPS6049672A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6049672A (ja) | 1985-03-18 |
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