JPH0552684B2 - - Google Patents
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- Publication number
- JPH0552684B2 JPH0552684B2 JP58240535A JP24053583A JPH0552684B2 JP H0552684 B2 JPH0552684 B2 JP H0552684B2 JP 58240535 A JP58240535 A JP 58240535A JP 24053583 A JP24053583 A JP 24053583A JP H0552684 B2 JPH0552684 B2 JP H0552684B2
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- JP
- Japan
- Prior art keywords
- source
- transistor
- drain
- circuit
- conductivity type
- Prior art date
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- Expired - Fee Related
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
- Y02T10/00—Road transport of goods or passengers
- Y02T10/10—Internal combustion engine [ICE] based vehicles
- Y02T10/40—Engine management systems
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
技術分野
本発明はMOSトランジスタによるソースフオ
ロワ回路に関する。
ロワ回路に関する。
背景技術
かかる回路は第１図に示すように、ソースフオ
ロワトランジスタＱ１と電流源トランジスタＱ２
とからなり、トランジスタＱ１のケートに入力信
号がトランジスタＱ２のゲートにバイアス電圧Ｅ
が夫々供給されている。両トランジスタのソース
とドレインとの共通接続点から出力が導出され
る。
ロワトランジスタＱ１と電流源トランジスタＱ２
とからなり、トランジスタＱ１のケートに入力信
号がトランジスタＱ２のゲートにバイアス電圧Ｅ
が夫々供給されている。両トランジスタのソース
とドレインとの共通接続点から出力が導出され
る。
第２図は第１図の回路を集積化した場合の概略
構造図であり、Ｎチヤンネルトランジスタの場合
が示されている。Ｎ型半導体基板１内にＰウエル
２，３が夫々形成されており、このＰウエル２内
にトランジスタＱ１のソース、ドレインであるＮ
型領域４，５が形成されている。また、Ｐウエル
３内にトランジスタＱ２のソース、ドレインであ
るＮ型領域６，７が夫々形成されている。８，９
は各トランジスタのゲートを示している。各トラ
ンジスタのソースとＰウエルとは夫々直流的に同
電位とされている。
構造図であり、Ｎチヤンネルトランジスタの場合
が示されている。Ｎ型半導体基板１内にＰウエル
２，３が夫々形成されており、このＰウエル２内
にトランジスタＱ１のソース、ドレインであるＮ
型領域４，５が形成されている。また、Ｐウエル
３内にトランジスタＱ２のソース、ドレインであ
るＮ型領域６，７が夫々形成されている。８，９
は各トランジスタのゲートを示している。各トラ
ンジスタのソースとＰウエルとは夫々直流的に同
電位とされている。
かかる構成において、トランジスタＱ１のＰウ
エル２とドレイン４すなわち回路電源VDDとの間
にジヤンクシヨン容量が存在して第３図に示すよ
うなＣ１と等価となる。尚、第３図のＣ２は拡散
電位による拡散容量である。従つてトランジスタ
Ｑ１はこれ等容量の充放電を必要とし、よつて動
作速度の低下を招来する。また、これ等容量は交
流的には負荷に並列となつており、また印加電圧
Ｖに対してＣ＝１／V2の関係があるから、出力
電圧の変動によつて負荷が変動することになつて
出力歪みの原因となる。
エル２とドレイン４すなわち回路電源VDDとの間
にジヤンクシヨン容量が存在して第３図に示すよ
うなＣ１と等価となる。尚、第３図のＣ２は拡散
電位による拡散容量である。従つてトランジスタ
Ｑ１はこれ等容量の充放電を必要とし、よつて動
作速度の低下を招来する。また、これ等容量は交
流的には負荷に並列となつており、また印加電圧
Ｖに対してＣ＝１／V2の関係があるから、出力
電圧の変動によつて負荷が変動することになつて
出力歪みの原因となる。
発明の開示
本発明の目的は動作速度の向上と出力歪みをな
くしたソースフオロワ回路を提供することであ
る。
くしたソースフオロワ回路を提供することであ
る。
本発明によるソースフオロワ回路は、第１導電
型の半導体層に形成された前記第１導電型とは逆
導電型のソース及びドレインと、入力信号に応じ
た電位を前記ソース及びドレインの中間層に供給
するゲートと、前記ドレインに所定電位を供給す
る電圧源とからなるソースフオロワ用MOSトラ
ンジスタを用いたソースフオロワ回路であつて、
前記ソース出力にボルテージフオロワ回路を介し
て前記第１導電型の半導体層をバイアスするバイ
アス手段を設けたことを特徴とする。
型の半導体層に形成された前記第１導電型とは逆
導電型のソース及びドレインと、入力信号に応じ
た電位を前記ソース及びドレインの中間層に供給
するゲートと、前記ドレインに所定電位を供給す
る電圧源とからなるソースフオロワ用MOSトラ
ンジスタを用いたソースフオロワ回路であつて、
前記ソース出力にボルテージフオロワ回路を介し
て前記第１導電型の半導体層をバイアスするバイ
アス手段を設けたことを特徴とする。
実施例
以下に図面を用いて本発明の実施例につき説明
する。
する。
第４図〜第６図は本発明の実施例の回路図であ
り、第１図と同等部分は同一符号により示してい
る。ソースフオロワ出力をゲート入力とするトラ
ンジスタＱ３が設けられており、このトランジス
タのドレインはVDDが印加されており、ソースは
電流源トランジスタＱ４のドレインに接続されて
いる。このトランジスタＱ４のゲートにはバイア
スＥが供給されており、両ランジスタＱ３，４の
ソースとＰウエルとは共通となつている。そし
て、ソースフオロワトランジスタＱ１のＰウエル
とソースとは電気的に分離されており、このＰウ
エルはトランジスタＱ３のソースと共通となつて
いる。
り、第１図と同等部分は同一符号により示してい
る。ソースフオロワ出力をゲート入力とするトラ
ンジスタＱ３が設けられており、このトランジス
タのドレインはVDDが印加されており、ソースは
電流源トランジスタＱ４のドレインに接続されて
いる。このトランジスタＱ４のゲートにはバイア
スＥが供給されており、両ランジスタＱ３，４の
ソースとＰウエルとは共通となつている。そし
て、ソースフオロワトランジスタＱ１のＰウエル
とソースとは電気的に分離されており、このＰウ
エルはトランジスタＱ３のソースと共通となつて
いる。
第５図は本発明の他の実施例であり、トランジ
スタＱ１のゲートと共通接続されたゲートを有す
るトランジスタＱ５が設けられており、このトラ
ンジスタのドレインにはVDDが印加されており、
このトランジスタのソースが電流源トランジスタ
Ｑ６のドレインと共通接続されている。このトラ
ンジスタＱ６のゲートにはバイアスＥが供給され
ている。そして、ソースフオロワトランジスタＱ
１のＰウエルとソースは電気的に分離されてお
り、このＰウエルはトランジスタＱ５のソースと
共通となつている。
スタＱ１のゲートと共通接続されたゲートを有す
るトランジスタＱ５が設けられており、このトラ
ンジスタのドレインにはVDDが印加されており、
このトランジスタのソースが電流源トランジスタ
Ｑ６のドレインと共通接続されている。このトラ
ンジスタＱ６のゲートにはバイアスＥが供給され
ている。そして、ソースフオロワトランジスタＱ
１のＰウエルとソースは電気的に分離されてお
り、このＰウエルはトランジスタＱ５のソースと
共通となつている。
第６図は本発明の別の実施例であり、トランジ
スタＱ１のソース出力を入力とする電圧フオロワ
回路１０の出力がトランジスタＱ１のＰウエルへ
供給される構成となつている。
スタＱ１のソース出力を入力とする電圧フオロワ
回路１０の出力がトランジスタＱ１のＰウエルへ
供給される構成となつている。
上記第４図〜第６図の実施例の一部等価回路が
第７図に示されており、トランジスタＱ１のソー
スとＰウエルとの間にボルテージフオロワ回路１
１が接続されていることと等価となつている。こ
の場合のＣ２は第３図の拡散容量Ｃ２とは異な
り、トランジスタＱ１のソースジヤンクシヨン容
量である。ここでソースフオロワ回路の出力容量
となつて出力信号により充放電する必要のあるの
はＣ１であるが、Ｃ１の一端とトランジスタＱ１
のソースとは直流的にはボルテージフオロワ回路
１１の入出力間電位差だけ常に一定のバイアスが
かかつていることとなり、交流的にはトランジス
タＱ１のソースと同電位である。この場合、Ｃ１
はボルテージフオロワ回路１１の出力によつて充
放電されてトランジスタＱ１自身のソース出力に
よつては充放電されることはない。また、Ｃ２に
ついてはその両端が交流的に同電位であるのでト
ランジスタＱ１のソース出力によつて充放電され
ることはない。従つて、これ等容量は等価的には
存在しないものとなる。
第７図に示されており、トランジスタＱ１のソー
スとＰウエルとの間にボルテージフオロワ回路１
１が接続されていることと等価となつている。こ
の場合のＣ２は第３図の拡散容量Ｃ２とは異な
り、トランジスタＱ１のソースジヤンクシヨン容
量である。ここでソースフオロワ回路の出力容量
となつて出力信号により充放電する必要のあるの
はＣ１であるが、Ｃ１の一端とトランジスタＱ１
のソースとは直流的にはボルテージフオロワ回路
１１の入出力間電位差だけ常に一定のバイアスが
かかつていることとなり、交流的にはトランジス
タＱ１のソースと同電位である。この場合、Ｃ１
はボルテージフオロワ回路１１の出力によつて充
放電されてトランジスタＱ１自身のソース出力に
よつては充放電されることはない。また、Ｃ２に
ついてはその両端が交流的に同電位であるのでト
ランジスタＱ１のソース出力によつて充放電され
ることはない。従つて、これ等容量は等価的には
存在しないものとなる。
効 果
叙上の如く、本発明によれば、MOSトランジ
スタのジヤンクシヨン容量が等価的になくなるの
で動作速度の向上、出力歪みの除去が可能とな
る。
スタのジヤンクシヨン容量が等価的になくなるの
で動作速度の向上、出力歪みの除去が可能とな
る。
第１図は従来のソースフオロワ回路を示す図、
第２図は第１図の回路の集積化の場合の構成図、
第３図は第１図の回路の一部等価回路図、第４図
〜第６図は本発明の実施例の回路図、第７図は第
４図〜第６図の回路の一部等価回路図である。 主要部分の符号の説明、Ｑ１……ソースフオロ
ワトランジスタ、Ｑ３，Ｑ５……MOSトランジ
スタ、Ｃ１，Ｃ２……ジヤンクシヨン容量、１０
……電圧フオロワ回路。
第２図は第１図の回路の集積化の場合の構成図、
第３図は第１図の回路の一部等価回路図、第４図
〜第６図は本発明の実施例の回路図、第７図は第
４図〜第６図の回路の一部等価回路図である。 主要部分の符号の説明、Ｑ１……ソースフオロ
ワトランジスタ、Ｑ３，Ｑ５……MOSトランジ
スタ、Ｃ１，Ｃ２……ジヤンクシヨン容量、１０
……電圧フオロワ回路。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体層に形成された前記第１
導電型とは逆導電型のソース及びドレインと、入
力信号に応じた電位を前記ソース及びドレインの
中間層に供給するゲートと、前記ドレインに所定
電位を供給する電圧源とからなるソースフオロワ
用MOSトランジスタを用いたソースフオロワ回
路であつて、 前記ソース出力にボルテージフオロワ回路を介
して前記第１導電型の半導体層をバイアスするバ
イアス手段を設けたことを特徴とするソースフオ
ロワ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58240535A JPS60130906A (ja) | 1983-12-19 | 1983-12-19 | ソ−スフオロワ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58240535A JPS60130906A (ja) | 1983-12-19 | 1983-12-19 | ソ−スフオロワ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60130906A JPS60130906A (ja) | 1985-07-12 |
| JPH0552684B2 true JPH0552684B2 (ja) | 1993-08-06 |
Family
ID=17060975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58240535A Granted JPS60130906A (ja) | 1983-12-19 | 1983-12-19 | ソ−スフオロワ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60130906A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02182009A (ja) * | 1989-01-09 | 1990-07-16 | Nippon Telegr & Teleph Corp <Ntt> | バッファ増幅回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115719A (en) * | 1981-11-28 | 1982-07-19 | Fujitsu Ltd | Mercury switch and method of producing same |
-
1983
- 1983-12-19 JP JP58240535A patent/JPS60130906A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60130906A (ja) | 1985-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |