JPH0553703A - チヤタリング除去回路 - Google Patents

Abstract

(57)【要約】 【構成】複数段のシフトレジスタ３を備える。シフトレ
ジスタ３の遅延時間を任意に設定する可変周波数のクロ
ック供給回路８を備える。 【効果】キーの素材や機構およびその押方によるチャタ
リング時間の変化に対応して、適切な時定数の設定を容
易に行なうことができる。プログラムにおいて、周波数
の設定値を決める部分のみ修正すればよいので、他の処
理に影響を与えることはなくなりプログラム開発の効率
化ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はチャタリング除去回路に
関し、特にキー入力データを扱うマイクロプロセッサの
入力回路におけるチャタリング除去回路に関する。

【０００２】

【従来の技術】マイクロプロセッサの応用例では、手動
で押下するキーの状態を入力しプログラムにより判断す
ることが多い。この種のキーは人間がキーを手動で押す
ため、オフからオンあるいはオンからオフへの状態変化
の際に電気的なノイズであるチャタリングがしばしば発
生する。このチャタリングをそのままプログラムで読込
むと、チャタリングの回数だけキーがオンオフしたと判
断するので誤動作の原因となる。したがって、このチャ
タリングを除去し、本来のキーの状態を判定する方式が
必要である。

【０００３】従来のチャタリング除去回路は、図３に示
すように、最も簡単なチャタリング除去方式として、キ
ー１１に接続されたコンデンサＣと、抵抗Ｒと、波形成
形回路１０とからなるＣＲ積分を用いた回路をマイクロ
プロセッサ１のキー入力端子ＴＩに接続していた。コン
デンサＣと抵抗Ｒとの組合せにより、適当な時定数のフ
ィルタを形成し、チャタリングを除去する。積分された
信号は変化が緩慢であるので、通常はヒステリシス特性
を持たせた波形成形回路１０を併用する必要がある。こ
の回路は、信号源つまりキー側のインピーダンスが変化
すると、除去できるチャタリング信号のパルス幅も変化
するため確実な方法とはいえない。

【０００４】これを改善した従来のチャタリング除去回
路の第二の例としては、特公昭５９−２２０６号公報に
記載されているもので、図４に示すように、マイクロプ
ロセッサ１の入力側にキー１１に接続された縦積４段の
ＦＥＴからなる入力回路１２と、その出力側に接続した
コンデンサＣと、抵抗Ｒと、からなるＣＲ積分回路と、
３段のインバータ回路１３とを設けた回路がある。この
回路は、ＦＥＴの組合せでコンデンサＣの充放電の方向
を制御してチャタリングを除去するものである。

【０００５】次に、従来のチャタリング除去回路の動作
について説明する。

【０００６】図５は、図４に示す回路の動作の一例を示
すタイムチャートである。

【０００７】除去できるチャタリングの最大パルス幅
は、ＣＲで決まる時間ｔである。またこの方式によれ
ば、コンデンサＣと入力信号Ｉとは、ＦＥＴを縦積した
入力回路１２により分離されているので、キー側のイン
ピーダンスの変化に影響されないチャタリング除去回路
が実現可能である。

【０００８】チャタリング除去については、通常は、前
述の積分回路の接続に加えて、プログラムによるチャタ
リング除去を併用する場合が多い。たとえば、最初のキ
ー状態の変化を検出したときから一定時間後に再びキー
の状態を読込み、その状態が継続して同じならそこで始
めてキーの状態が変化したと判断するという方法であ
る。このとき、キーの状態が変化検出の時点と異なれば
チャタリングとして除去する。この法式によれば、チャ
タリングの除去時間はプログラムにより変更可能であ
る。プログラムによる場合は、最初のキーの状態変化を
検出するタイミングによりチャタリングの除去性能が決
定されるというものであった。

【０００９】キーは素材の種類や機構およびその押方に
よりチャタリング時間は大幅に異なる。予め使用するキ
ーの特性が明確であり、チャタリング時間を正確に予測
できる場合はよいが、通常は実際にシステムとして動作
させてみないと判断できない場合が多い。

【００１０】前述の積分回路だけを用いた場合には、時
定数の設定が非常に難しい。チャタリングを確実に除去
しようとして時定数を大きくし過ぎると、短時間の幅の
キー入力を読過ごしてしまう。逆に、時定数を小さめに
するとチャタリングを除去できず誤動作となる。また、
時定数の精度についても、集積化したときの製造上のば
らつきや温度変化による影響の点で問題が多い。

【００１１】プログラムによりチャタリングを除去する
場合には、他の処理を実行しながら行なうので、チャタ
リング除去を考慮したプログラムはそれだけ複雑にな
る。キー特性によりチャタリング時間が異なるため、プ
ログラムの設計時点でどのようなキーを使用するかを予
め決定しておきその予測時間をプログラムのフローに組
入れておく必要がある。また、使用するキーを変更する
場合には、プログラム全体を改造する必要が生じること
がある。また、他の処理の優先度が高い場合には、チャ
タリングの処理時間にばらつきが生じ、確実なキー入力
ができないことがある。また、チャタリング除去のため
のプログラムが全体のプログラムに影響する場合には、
ディバッグ時にその検証が必要になるというものであっ
た。

【００１２】

【発明が解決しようとする課題】上述した従来のチャタ
リング除去回路は、キーの素材や機構およびその押方に
よるチャタリング時間の変化に対応して、適切な時定数
の設定が困難であるという欠点があった。また、プログ
ラムによる方法では、他の処理を実行しながらチャタリ
ング除去を行なうため、プログラムが複雑になり、デバ
ッグも手間がかかるという欠点があった。

【００１３】

【課題を解決するための手段】本発明のチャタリング除
去回路は、入力信号を予め設定した遅延時間遅延させそ
れぞれ出力端子を有する複数段数のシフトレジスタと、
前記入力信号と前記シフトレジスタの各段の前記出力端
子からの出力との論理積あるいは否定論理積である第一
の論理演算を行なう第一の論理回路と、前記入力信号と
前記シフトレジスタの各段の前記出力端子からの出力と
の論理和あるいは否定論理和である第二の論理演算を行
なう第二の論理回路と、前記第一の論理回路および前記
第二の論理回路の出力によりセットおよびリセットされ
るフリップフロップ回路と、前記フリップフロップ回路
の出力状態を判定する判定回路と、前記シフトレジスタ
の前記遅延時間を任意に設定する可変周波数のクロック
を供給するクロック供給回路とを備えて構成されてい
る。

【００１４】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１５】図１は本発明のチャタリング除去回路の一
実施例を示すブロック図である。

【００１６】本実施例のチャタリング除去回路は、図１
に示すように、マイクロプロセッサ１の入力側に、入力
バッファ２と、入力バッファ２を介して入力信号ａが入
力され各段に出力端子を有する複数段のこの例では４段
のシフトレジスタ３と、入力信号ａとシフトレジスタ３
の各段の出力ｂ〜ｅが入力されその論理積演算を行なう
ＮＡＮＤ回路４と、入力信号ａとシフトレジスタ３の各
段の出力ｂ〜ｅが入力されその論理和演算を行なうＮＯ
Ｒ回路５と、ＮＡＮＤ回路４の出力がセット端子に入力
されＮＯＲ回路５の出力がリセット端子に入力されるＲ
Ｓフリップフロップ６と、ＲＳフリップフロップ６の出
力が入力され制御信号Ｃに同期してその状態をデータバ
ス９に出力する判定回路７と、シフトレジスタ３の動作
クロックを供給するクロック発生回路８と、データバス
９とを備えて構成されている。

【００１７】クロック発生回路８は制御信号Ｄに同期し
てデータバス９に出力される周波数設定データによりそ
の周波数が設定される。

【００１８】次に、本実施例の動作について説明する。

【００１９】図２は、図１で示す本実施例の回路のタイ
ムチャ―トである。

【００２０】入力端子ＴＩから入力されたキー入力等の
外部入力信号は入力バッフア２に入力される。入力バッ
ファ２を通過した入力信号ａは、本来の入力信号である
オン信号の前後に、チャタリング等のノイズが含まれて
いる。クロック発生回路８からのクロックＣＫの立上り
でこのチャタリングを含む信号ａを読取り、シフトレジ
スタ３によりその段数、この例では４段分だけ遅延させ
る。遅延された信号は、シフトレジスタ３の各段の出力
ｂ〜ｅとなり、ＮＡＮＤ回路４とＮＯＲ回路５とに入力
される。

【００２１】ＮＡＮＤ回路４の出力ｆは、シフトレジス
タ３の各段の出力ｂ〜ｅと信号ａとが全てハイレベルと
なって始めてロウレベルになる。その結果ＲＳフリップ
フロップ６のセット入力をトリガし、出力信号ｈをハイ
レベルの状態とする。すなわち、信号ｈをハイレベルの
状態にするためには、少くともシフトレジスタ３の段数
に１を加算したクロック数分、本実施例では５クロック
分だけ信号ａがハイレベルを保持する必要がある。これ
により、クロックＣＫの周波数とシフトレジスタ３の段
数とを適度に選択することにより、入力のオン信号の始
めに生じるチャタリングを除去することが可能である。
マイクロプロセッサ１は、判定回路７を通してチャタリ
ングのない信号ｈの状態を読込み、入力信号がオンであ
ることを判定する。

【００２２】同様に、ＮＯＲ回路５の出力ｇは、シフト
レジスタ３の各段の出力ｂ〜ｅと信号ａとが全てロウレ
ベルとなって始めてハイレベルになる。その結果ＲＳフ
リップフロップ６のリセット入力をトリガし、出力信号
ｈをロウレベルの状態とする。すなわち、信号ｈをロウ
レベルの状態にするためには、少くともシフトレジスタ
３の段数に１を加算したクロック数分、本実施例では５
クロック分だけ信号ａがロウレベルを保持する必要があ
る。これにより、クロックＣＫの周波数とシフトレジス
タ３の段数とを適度に選択することにより、入力のオン
信号の終りに生じるチャタリングを除去することが可能
である。マイクロプロセッサ１は、判定回路７を通して
チャタリングのない信号ｈの状態を読込み、入力信号が
オフであることを判定する。

【００２３】前述のように、クロックＣＫの周波数は、
クロック発生回路８に対するマイクロプロセッサ１から
の制御信号Ｄに同期してデータバス９に出力される周波
数設定データにより任意に設定される。

【００２４】また、入力のオン信号の途中に、図２に示
すようなノイズが重畳した場合でも、ＮＡＮＤ回路４の
出力ｆはハイレベルに変化してしまうが、ＮＯＲ回路５
の出力ｇはハイレベルを保持したまま変化しないため、
ＲＳフリップフロップ６の出力信号ｈも変化せず、誤動
作とはならない。

【００２５】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。

【００２６】たとえば、クロック発生回路の他に、外部
からクロックを入力する外部クロック端子と、外部およ
び内部クロックを切替えるクロック切替え回路とを設
け、選択できるようにすることも、本発明の主旨を逸脱
しない限り適用できることは勿論である。

【００２７】また、ＮＡＮＤ回路とＮＯＲ回路との代り
に、ＲＳフリップフロップのセットおよびリセットの論
理値を逆にしてＡＮＤ回路とＯＲ回路を用いることも、
本発明の主旨を逸脱しない限り適用できることは勿論で
ある。

【００２８】

【発明の効果】以上説明したように、本発明のチャタリ
ング除去回路は、複数段のシフトレジスタと、シフトレ
ジスタの遅延時間を任意に設定する可変周波数のクロッ
ク供給回路とを備えることにより、キーの素材や機構お
よびその押方によるチャタリング時間の変化に対応し
て、適切な時定数の設定を容易に行なうことができると
いう効果がある。また、プログラムにおいても周波数の
設定値を決める部分のみ修正すればよいので、他の処理
に影響を与えることはなくなり、プログラム開発の効率
化ができるという効果がある。

【図面の簡単な説明】

【図１】本発明のチャタリング除去回路の一実施例を示
すブロック図である。

【図２】本実施例のチャタリング除去回路における動作
の一例を示すタイムチャートである。

【図３】従来のチャタリング除去回路の第一の例を示す
ブロック図である。

【図４】従来のチャタリング除去回路の第二の例を示す
ブロック図である。

【図５】のチャタリング除去回路における動作の一例を
示すタイムチャートである。

【符号の説明】

１ マイクロプロセッサ ２ 入力バッファ ３ シフトレジスタ ４ ＮＡＮＤ回路 ５ ＮＯＲ回路 ６ ＲＳフリップフロップ ７ 判定回路 ８ クロック発生回路 ９ データバス １０ 波形整形回路 １１ キー １２ 入力回路 １３ インバータ回路 Ｃ コンデンサ Ｒ 抵抗

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力信号を予め設定した遅延時間遅延さ
   せそれぞれ出力端子を有する複数段数のシフトレジスタ
   と、 前記入力信号と前記シフトレジスタの各段の前記出力端
   子からの出力との論理積あるいは否定論理積である第一
   の論理演算を行なう第一の論理回路と、 前記入力信号と前記シフトレジスタの各段の前記出力端
   子からの出力との論理和あるいは否定論理和である第二
   の論理演算を行なう第二の論理回路と、 前記第一の論理回路および前記第二の論理回路の出力に
   よりセットおよびリセットされるフリップフロップ回路
   と、 前記フリップフロップ回路の出力状態を判定する判定回
   路と、 前記シフトレジスタの前記遅延時間を任意に設定する可
   変周波数のクロックを供給するクロック供給回路とを備
   えることを特徴とするチャタリング除去回路。