JPH0553874A - 暴走検出回路 - Google Patents

Abstract

(57)【要約】 【目的】中央処理装置の暴走を短時間で停止させ、メモ
リに記憶されているデータの破壊を防止する。 【構成】ＣＰＵ１の動作を停止するＨＡＬＴ命令を先頭
アドレスに記憶したＲＯＭ４と、ＣＰＵ１がメモリに実
際に存在しないアドレスを指定したときに共にハイレベ
ルを出力する１番出力端子及び２番出力端子を設けたア
ドレスデコーダ２と、アドレスデコーダ２の２つの出力
をＡＮＤ回路を介して入力された信号レベルを、ＣＰＵ
１のライトイネーブル信号及びアウトプットイネーブル
信号の動作によりラッチするラッチ回路１０と、このラ
ッチ回路１０のハイレベルの出力によりＲＯＭ４の全て
のアドレスの読取りを指示するチップイネーブルを与え
るセレクタ３とを設けたもの。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、中央処理装置により
制御され、メモリを備えた電子機器の暴走検出回路に関
する。

【０００２】

【従来の技術】従来電子機器において、ＣＰＵ（中央処
理装置）が暴走した場合、その暴走を停止させる方法と
しては、ＣＰＵ自身が持っている異常命令のフェッチ等
の機能がある。これはＣＰＵが暴走している場合に、そ
の暴走により処理不可能な命令を取り込むことになり、
それによってＣＰＵは処理動作を停止するものである。

【０００３】

【発明が解決しようとする課題】一般に異常命令のフェ
ッチには場合により時間がかかり、その間に暴走したＣ
ＰＵによりメモリがアクセスされ、そのメモリ、例えば
ＲＡＭ（ランダム・アクセス・メモリ）等に記憶されて
いるデータが破壊される虞があるという問題があった。
そこでこの発明は、中央処理装置の暴走を短時間で停止
でき、メモリに記憶されているデータの破壊を防止する
暴走検出回路を提供することを目的とする。

【０００４】

【課題を解決するための手段】この発明は、プログラム
データに基づいて各種制御や演算等の処理を行う中央処
理手段と、アドレスにより管理して各種データを記憶す
る記憶手段と、中央処理手段に停止処理を行わせるプロ
グラムデータを記憶した停止プログラム記憶手段と、中
央処理手段がアドレスを指定して記憶手段にアクセスす
るときに、中央処理手段が記憶手段に存在しないアドレ
スを指定すると停止信号を出力する停止信号出力手段
と、この停止信号出力手段により停止信号が出力される
と停止プログラム記憶手段に記憶されたプログラムデー
タに基づいて中央処理手段に停止処理を行わせる停止制
御手段とを設けたものである。

【０００５】

【作用】このような構成の本発明において、中央処理手
段に異常が発生して、中央処理手段が記憶手段にアクセ
スするときに、記憶手段に実際に存在しないアドレスを
中央処理手段が指示すると、停止信号出力手段により停
止信号が出力される。停止信号が出力されると、停止制
御手段により、停止プログラム記憶手段に記憶された停
止プログラムデータに基づいて中央処理手段に停止処理
を行わせる。

【０００６】

【実施例】以下、この発明の一実施例を図面を参照して
説明する。図１において、１は制御部本体を構成するＣ
ＰＵ（中央処理装置）である。

【０００７】このＣＰＵ１から出力されるアドレス信号
１ａはアドレスデコーダ２及びセレクタ３を介してＲＯ
Ｍ４のＡ端子に入力されるようになっている。前記アド
レスデコーダ２の１番出力端子は、ＲＡＭ５のＣＳ入力
端子及びＮＡＮＤ回路６の一方の入力端子に接続され、
前記アドレスデコーダ２の２番出力端子は前記セレクタ
３のＡ端子を介してＲＯＭ４のＣＳ入力端子に接続され
ている。さらにまたアドレスデコーダ２の１番出力端子
及び２番出力端子はそれぞれＡＮＤ回路７の入力端子に
も接続されている。なお、前記ＲＯＭ４及びＲＡＭ５は
それぞれ記憶手段を構成している。

【０００８】前記ＣＰＵ１から出力されるライトイネー
ブル（ＷＥ）信号１ｂは前記ＲＡＭ５のＷＥ入力端子に
入力されるようになっており、アウトプットイネーブル
（ＯＥ）信号１ｃは、前記ＲＡＭ５及び前記ＲＯＭ４の
それぞれのＯＥ入力端子に入力されるようになってい
る。さらにライトイネーブル信号１ｂ及びアウトプット
イネーブル信号１ｃは、それぞれ負論理入力ＯＲ回路８
の負論理入力端子にも入力されるようになっている。

【０００９】また前記ＣＰＵ１のバス接続部１ｄは、前
記ＲＡＭ５のＩ／Ｏ（インプット・アウトプット・イン
ターフェイス）と接続されたＲＡＭデータバッファ９に
バスにより接続されている。

【００１０】前記ＡＮＤ回路７及び前記負論理入力ＯＲ
回路８の出力端子は、それぞれ停止信号出力手段として
のラッチ回路１０のＤ入力端子及びＣＫ入力端子に接続
され、このラッチ回路１０のＱ出力端子は、前記セレク
タ３のＳ入力端子及び前記ＮＡＮＤ回路５の残る一方の
入力端子に接続されている。さらにラッチ回路１０のＱ
出力端子は、電源に抵抗１１を介して接続されたＬＥＤ
（発光ダイオード）１２に、インバータ１３を介して接
続されている。

【００１１】なお前記セレクタ３のＳ入力端子にハイレ
ベルの信号が入力されると、前記セレクタ３は前記ＲＯ
Ｍ４の全てのアドレスに対して読取りを指示するチップ
イネーブルを与えるようになっている（停止制御手
段）。また前記ＮＡＮＤ回路６の出力端子は前記ＲＡＭ
データバッファ９に接続され、前記ＮＡＮＤ回路６の出
力端子からローレベルの信号が出力されると、ＲＡＭデ
ータバッファ９はディセーブル（割り込み禁止）状態に
なるようになっている。

【００１２】また前記ＲＯＭ４のＤ出力端子から出力さ
れるデータは、前記ＣＰＵ１のバス接続部１ｄと前記Ｒ
ＡＭデータバッファ９との間に接続されたバスに入力さ
れるようになっている。

【００１３】前記ＲＯＭ４には、図２に示すように、前
記ＣＰＵ１の動作を停止するＨＡＬＴ命令が記憶される
停止プログラム記憶手段としてのＨＡＬＴ命令エリア４
ａが先頭アドレスから形成されている。

【００１４】このような構成の本実施例においては、正
常時においては、ＣＰＵ１から出力されるアドレス信号
によりアドレスデコーダ２は、そのアドレス信号が指示
するアドレスが該当するＲＯＭ４又はＲＡＭ５にチップ
イネーブル信号を出力する。このチップイネーブル信号
によりアクセス可能になったＲＯＭ４又はＲＡＭ５は、
ＣＰＵ１から出力されるライトイネーブル信号又はアウ
トプットイネーブル信号により書き込み又は読取りが可
能な状態にされる。そしてＣＰＵ１からの書き込み命令
又は読取り命令により、ＲＯＭ４又はＲＡＭ５は指定さ
れたアドレスでアクセスが行われる。

【００１５】ＣＰＵ１が暴走し、ＣＰＵ１が実メモリ配
置アドレス外（メモリにおいて実際に存在しないアドレ
ス）にアクセスしようとすると、入力されたアドレス信
号に対して該当するアドレスがＲＯＭ４及びＲＡＭ５に
存在しないので、アドレスデコーダ２の１番出力端子及
び２番出力端子からの出力は共にハイレベルになる。す
ると、ＡＮＤ回路７の出力がハイレベルになり、しかも
ＣＰＵ１からライトイネーブル信号又はアウトプットイ
ネーブル信号が出力されると、負論理入力ＯＲ回路８の
出力がローレベルからハイレベルになるため、ラッチ回
路１０のＱ出力端子の出力がハイレベルになる。する
と、ＮＡＮＤ回路６を介して、ＲＡＭデータバッファ９
をディセーブル状態にして、ＲＡＭ５の読み取り及び書
き込みを禁止し、セレクタ３はＲＯＭ４のすべてのアド
レスに対して読取りを指示するチップイネーブルを与え
る。そこでＣＰＵ１が読取り命令（アウトプットイネー
ブル信号、ＯＥ）を出力すると、ＲＯＭ４の先頭のアド
レスから読取りが開始され、従って、エリア４ａのＨＡ
ＬＴ命令が読み取られて、ＣＰＵ１により実行されてＣ
ＰＵ１の動作が停止する。

【００１６】また、ラッチ回路１０のＱ出力端子の出力
がハイレベルになると、インバータ１３の出力端子がロ
ーレベルになり、ＬＥＤ１２が発光し、ＣＰＵ１の異常
を表示することができる。

【００１７】図３にアドレスデコーダ２の１番出力端子
及び２番出力端子、ＣＰＵ１のライトイネーブル信号及
びアウトプットイネーブル信号、ラッチ回路１０のＣＫ
入力端子、Ｄ入力端子及びＱ出力端子の波形のタイミン
グを示す。図３には、ＲＡＭにデータの書き込みを行っ
た後、ＣＰＵ１が暴走した場合が示されている。

【００１８】まずメモリに対してＣＰＵ１が読取り及び
書き込みを行わない場合には、アドレスデコーダ２の１
番出力端子及び２番出力端子、ＣＰＵ１のライトイネー
ブル信号１ｂ及びアウトプットイネーブル信号１ｃの全
てがハイレベルとなり、従って、負論理入力ＯＲ回路８
の出力端子すなわちラッチ回路１０のＣＫ入力端子のレ
ベルがローレベル、ＡＮＤ回路７の出力端子すなわちラ
ッチ回路１０のＤ入力端子のレベルがハイレベルで、ラ
ッチ回路１０のＱ出力端子はローレベルになっている。

【００１９】ＣＰＵ１はＲＡＭ５に書き込みを行うた
め、書き込みのアドレスを指定する。するとアドレスデ
コーダ３の１番出力端子よりＲＡＭ５のＣＳ入力端子に
ローレベルが出力される（時点イ）。すると、Ｄ入力端
子にはローレベルが入力される。

【００２０】次にＣＰＵ１は書き込み命令としてローレ
ベルのライトイネーブル信号１ｂをＲＡＭ５のＷＥ入力
端子に入力する（時点ロ）。すると、ＣＫ入力端子はそ
の時点でローレベルからハイレベルに立ち上がり、その
時のＤ入力端子に入力されているレベルがラッチされて
Ｑ出力端子に出力される。従ってＱ出力端子は引き続き
ローレベルを出力する。ここでＲＡＭ５へＲＡＭデータ
バッファ９からデータが書き込まれる。

【００２１】ＲＡＭ５への書き込みを終了すると、ＣＰ
Ｕ１はライトイネーブル信号１ｂをハイレベルに戻す
（時点ハ）。すると、ＣＫ入力端子にはローレベルが入
力される。

【００２２】次にＣＰＵ１はアドレス信号を停止するの
で、アドレスデコーダの１番出力端子はハイレベルに戻
る（時点ニ）。するとＤ入力端子にはハイレベルが入力
される。

【００２３】そこで、ＲＯＭ４及びＲＡＭ５に実際に存
在いないアドレスを指定して、書き込み命令を出すと、
まずＣＰＵ１はローレベルのライトイネーブル信号１ｂ
をＲＡＭ５のＷＥ入力端子に出力する（時点ホ）。する
とＣＫ入力端子がローレベルからハイレベルに立ち上が
り、その時のＤ入力端子に入力されているレベルがラッ
チされてＱ出力端子に出力されるので、Ｄ入力端子には
ハイレベルが入力されており、Ｑ出力端子はハイレベル
を出力することになる。すると、セレクタ３によりＲＯ
Ｍ４に全てのアドレスに対して読取りを指示するチップ
イネーブルを与え、ＲＡＭデータバッファ９をディセー
ブル状態にしてＲＡＭ５への書き込み及び読取りが禁止
される。そしてＣＰＵ１がＲＯＭ４の読取り命令を出力
すれば、ＲＯＭ４の先頭アドレスから読取りが行われ、
従って、ＨＡＬＴ命令が読み取られ実行されるので、Ｃ
ＰＵ１の動作が停止される。

【００２４】このように本実施例によれば、ＣＰＵ１が
暴走し、メモリに実際に存在しないアドレスを指定して
アクセスしようとすると、ラッチ回路１０のＱ出力端子
の出力がハイレベルになって、ＲＡＭ５への書き込み及
び読み込みが禁止されると共に、セレクタ３によりＲＯ
Ｍ４に全てのアドレスに対して読取りを指示するチップ
イネーブルを与える。そこでＣＰＵ１が読取り命令を出
力すると、ＲＯＭ４の先頭アドレスに記憶されたＨＡＬ
Ｔ命令がまず読み取られて実行され、ＣＰＵ１は停止さ
せられる。

【００２５】従って、ＣＰＵ１の暴走を短時間で停止さ
せることができ、さらに、ラッチ回路１０のＱ出力端子
の出力がハイレベルになると、ＲＡＭ５への読取り及び
書き込みをＲＡＭデータバッファ９をディセーブル状態
にして禁止させることにより、確実にＲＡＭ５に記憶さ
れたデータの破壊を防止できる。

【００２６】またさらに、ラッチ回路１０のＱ出力端子
の出力がハイレベルになると、ＬＥＤ１２が発光するよ
うになっているので、ＣＰＵ１の異常を視覚的に報知す
ることもできる。

【００２７】

【発明の効果】以上詳述したようにこの発明によれば、
中央処理装置の暴走を短時間で停止でき、メモリに記憶
されているデータの破壊を防止する暴走検出回路を提供
できる。

【図面の簡単な説明】

【図１】この発明の一実施例の回路構成を示すブロック
図。

【図２】同実施例のＲＯＭの構成を示す図。

【図３】同実施例の回路の各点の出力レベルのタイミン
グを示す図。

【符号の説明】

１…ＣＰＵ、２…アドレスデコーダ、３…セレクタ、４
…ＲＯＭ、４ａ…ＨＡＬＴ命令エリア、５…ＲＡＭ、９
…ＲＡＭデータバッファ、１０…ラッチ回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プログラムデータに基づいて各種制御や
   演算等の処理を行う中央処理手段と、アドレスにより管
   理して各種データを記憶する記憶手段と、前記中央処理
   手段に停止処理を行わせるプログラムデータを記憶した
   停止プログラム記憶手段と、前記中央処理手段がアドレ
   スを指定して前記記憶手段にアクセスするときに、前記
   中央処理手段が前記記憶手段に存在しないアドレスを指
   定すると停止信号を出力する停止信号出力手段と、この
   停止信号出力手段により停止信号が出力されると前記停
   止プログラム記憶手段に記憶されたプログラムデータに
   基づいて前記中央処理手段に停止処理を行わせる停止制
   御手段とを設けたことを特徴とする暴走検出回路。