JPH0553908A - 高速アクセス記憶装置 - Google Patents
高速アクセス記憶装置Info
- Publication number
- JPH0553908A JPH0553908A JP3211751A JP21175191A JPH0553908A JP H0553908 A JPH0553908 A JP H0553908A JP 3211751 A JP3211751 A JP 3211751A JP 21175191 A JP21175191 A JP 21175191A JP H0553908 A JPH0553908 A JP H0553908A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- address
- cpu
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000015654 memory Effects 0.000 claims abstract description 99
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】この発明は、画像データなどの広域なデータ領
域にアクセスする処理の場合にも、平均メモリアクセス
時間を小さくすることを目的とする。 【構成】並列動作を実行するｎ（ｎ≧２）個のデータメ
モリと、それらのデータメモリに対し、ＣＰＵからのメ
モリアクセス要求を受けて並列リード／ライトを制御す
るメモリアクセスコントローラ２とを備え、メモリアク
セスコントローラ２は、ＣＰＵからの次のメモリリード
アクセス要求アドレスを予測して、複数の予測されたア
ドレスのデータを予めメモリから読み出してリードバッ
ファ６に記憶させ、ＣＰＵからのメモリリードアクセス
要求アドレスとこれら記憶された予測されたアドレスと
を比較し、一致した予測アドレスのデータをＣＰＵに対
して出力させ、一致しない場合にのみメモリからそのア
ドレスのデータを読み出すアドレス予測回路４とするこ
とを特徴とする。
域にアクセスする処理の場合にも、平均メモリアクセス
時間を小さくすることを目的とする。 【構成】並列動作を実行するｎ（ｎ≧２）個のデータメ
モリと、それらのデータメモリに対し、ＣＰＵからのメ
モリアクセス要求を受けて並列リード／ライトを制御す
るメモリアクセスコントローラ２とを備え、メモリアク
セスコントローラ２は、ＣＰＵからの次のメモリリード
アクセス要求アドレスを予測して、複数の予測されたア
ドレスのデータを予めメモリから読み出してリードバッ
ファ６に記憶させ、ＣＰＵからのメモリリードアクセス
要求アドレスとこれら記憶された予測されたアドレスと
を比較し、一致した予測アドレスのデータをＣＰＵに対
して出力させ、一致しない場合にのみメモリからそのア
ドレスのデータを読み出すアドレス予測回路４とするこ
とを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は、高速アクセス記憶装
置に関する。
置に関する。
【０００２】
【従来の技術】汎用ＣＰＵからの高速アクセスを可能に
する高速メモリは、容量が小さく高価であるという欠点
を有している。そこで、従来は高速アクセス記憶装置と
してキャッシュメモリを付加したメモリシステムが使用
されている。キャッシュメモリはＣＰＵとメインメモリ
との間に設置される半導体の高速メモリで、プログラム
の実行時にプログラムの一部（たとえば８キロバイト）
がこのメモリ内に読み込まれ、そこで命令の実行が高速
に行なわれる。
する高速メモリは、容量が小さく高価であるという欠点
を有している。そこで、従来は高速アクセス記憶装置と
してキャッシュメモリを付加したメモリシステムが使用
されている。キャッシュメモリはＣＰＵとメインメモリ
との間に設置される半導体の高速メモリで、プログラム
の実行時にプログラムの一部（たとえば８キロバイト）
がこのメモリ内に読み込まれ、そこで命令の実行が高速
に行なわれる。
【０００３】このキャッシュメモリシステムを使用する
ことによって、ＣＰＵからあるデータを参照するとき
に、そのデータを含むデータブロックをキャッシュメモ
リにコピーしておき、データアクセスをキャッシュメモ
リ上で行ない高速アクセスを実現することが可能にな
る。
ことによって、ＣＰＵからあるデータを参照するとき
に、そのデータを含むデータブロックをキャッシュメモ
リにコピーしておき、データアクセスをキャッシュメモ
リ上で行ない高速アクセスを実現することが可能にな
る。
【０００４】
【発明が解決しようとする課題】従来、キャッシュメモ
リシステムで使用されるキャッシュメモリの容量は小さ
いため、一度にキャッシュメモリ上にコピーできるデー
タ量は少ない。
リシステムで使用されるキャッシュメモリの容量は小さ
いため、一度にキャッシュメモリ上にコピーできるデー
タ量は少ない。
【０００５】したがって、局所的なデータアクセスが多
い処理の場合には、キャッシュメモリ上にあるデータブ
ロック内のデータにアクセスする割合が比較的大きくな
るので、平均データアクセス時間が小さくなる。
い処理の場合には、キャッシュメモリ上にあるデータブ
ロック内のデータにアクセスする割合が比較的大きくな
るので、平均データアクセス時間が小さくなる。
【０００６】しかし、画像データなどの広域なデータ領
域にアクセスする処理の場合には、キャッシュメモリ上
でデータアクセスする割合が小さくなり、キャッシュメ
モリを使用しても平均データアクセス時間を小さくする
ことはできない。この発明は、広いデータ領域にアクセ
スする処理の場合にも高速アクセスが可能な装置を提供
することを目的とする。
域にアクセスする処理の場合には、キャッシュメモリ上
でデータアクセスする割合が小さくなり、キャッシュメ
モリを使用しても平均データアクセス時間を小さくする
ことはできない。この発明は、広いデータ領域にアクセ
スする処理の場合にも高速アクセスが可能な装置を提供
することを目的とする。
【０００７】
【課題を解決するための手段】この発明の高速アクセス
記憶装置は、並列動作を実行するｎ（ｎ≧２）個のデー
タメモリと、それらのデータメモリに対しＣＰＵからの
データアクセス要求を受けて並列リード／ライトを制御
するメモリアクセスコントローラとを備えており、この
メモリアクセスコントローラがＣＰＵからの次のデータ
リードアクセス要求アドレスを予測し、データを先読み
し保持しておく手段と、ＣＰＵからのメモリリードアク
セス要求アドレスと、これら記憶された予測されたアド
レスとを比較して、一致した予測アドレスのデータをＣ
ＰＵに対して出力させ、一致しない場合にのみメモリか
らそのアドレスのデータを読み出す手段とを備えること
を特徴とする。ＣＰＵからのデータライトアクセス要求
時においては、ライトすべきアドレスを受けとった時点
で、ライト完了の信号を返し、その後にライトを実行す
る手段を備えることによって高速化を図っている。
記憶装置は、並列動作を実行するｎ（ｎ≧２）個のデー
タメモリと、それらのデータメモリに対しＣＰＵからの
データアクセス要求を受けて並列リード／ライトを制御
するメモリアクセスコントローラとを備えており、この
メモリアクセスコントローラがＣＰＵからの次のデータ
リードアクセス要求アドレスを予測し、データを先読み
し保持しておく手段と、ＣＰＵからのメモリリードアク
セス要求アドレスと、これら記憶された予測されたアド
レスとを比較して、一致した予測アドレスのデータをＣ
ＰＵに対して出力させ、一致しない場合にのみメモリか
らそのアドレスのデータを読み出す手段とを備えること
を特徴とする。ＣＰＵからのデータライトアクセス要求
時においては、ライトすべきアドレスを受けとった時点
で、ライト完了の信号を返し、その後にライトを実行す
る手段を備えることによって高速化を図っている。
【０００８】
【作用】上記のように構成されたメモリアクセスコント
ローラは、並列動作を実行するｎ（ｎ≧２）個のデータ
メモリに対し、ＣＰＵからのメモリアクセス要求を受け
て次のように並列リード／ライト制御を行なう。
ローラは、並列動作を実行するｎ（ｎ≧２）個のデータ
メモリに対し、ＣＰＵからのメモリアクセス要求を受け
て次のように並列リード／ライト制御を行なう。
【０００９】メモリリード時においては、ＣＰＵからの
以前のメモリリードアクセスにおけるアドレスから、そ
の後の複数回のメモリリードアクセスのアドレスを予測
し、そのアドレスのデータを先読みし保持しておく。予
測した複数回のメモリリードアクセスのアドレスが互い
に異なるデータメモリ１ｉ（ｉ＝１，２，…，ｋ）にあ
れば、先読みは複数メモリで並列に実行できる。そし
て、ＣＰＵから実際にメモリリードアクセスがあった際
には、実際のメモリリードアクセスのアドレスと先読み
したアドレスとを比較して、一致すれば先読みしていた
アドレスのデータをＣＰＵに返す。これにより、連続す
るデータへのアクセス等に対し並列データアクセスを実
現し、平均アクセス時間を小さくすることが可能にな
る。
以前のメモリリードアクセスにおけるアドレスから、そ
の後の複数回のメモリリードアクセスのアドレスを予測
し、そのアドレスのデータを先読みし保持しておく。予
測した複数回のメモリリードアクセスのアドレスが互い
に異なるデータメモリ１ｉ（ｉ＝１，２，…，ｋ）にあ
れば、先読みは複数メモリで並列に実行できる。そし
て、ＣＰＵから実際にメモリリードアクセスがあった際
には、実際のメモリリードアクセスのアドレスと先読み
したアドレスとを比較して、一致すれば先読みしていた
アドレスのデータをＣＰＵに返す。これにより、連続す
るデータへのアクセス等に対し並列データアクセスを実
現し、平均アクセス時間を小さくすることが可能にな
る。
【００１０】メモリライト時においては、ＣＰＵからの
メモリライトアクセス要求を受け、ライトすべきアドレ
スを受け取った時点でＣＰＵに対しライト完了の信号を
返し、その後にライトを実行する。連続してメモリライ
ト要求がある場合においても、ライトすべきアドレスが
互いに異なるデータメモリ１ｉ（ｉ＝１，２，…，ｋ）
にあれば、ライトは複数メモリで並列に実行できる。し
たがって、複数データメモリに順にライトを行なうよう
にデータアドレスを決定すれば、並列データアクセスを
実現して平均アクセス時間を小さくできる。
メモリライトアクセス要求を受け、ライトすべきアドレ
スを受け取った時点でＣＰＵに対しライト完了の信号を
返し、その後にライトを実行する。連続してメモリライ
ト要求がある場合においても、ライトすべきアドレスが
互いに異なるデータメモリ１ｉ（ｉ＝１，２，…，ｋ）
にあれば、ライトは複数メモリで並列に実行できる。し
たがって、複数データメモリに順にライトを行なうよう
にデータアドレスを決定すれば、並列データアクセスを
実現して平均アクセス時間を小さくできる。
【００１１】
【実施例】以下、図面を参照してこの発明の一実施例を
説明する。
説明する。
【００１２】図１は、この発明の一実施例を示す全体構
成図である。同図において、ＣＰＵ１０が接続されてい
るアドレスデータバス９には、ｋ個のメモリアクセスコ
ントローラ２ｉ（ｉ＝１，２，…，ｋ）が並列に接続さ
れており、各メモリアクセスコントローラ２ｉ（ｉ＝
１，２，…，ｋ）には、データメモリ１ｉ（ｉ＝１，
２，…，ｋ）が接続されている。
成図である。同図において、ＣＰＵ１０が接続されてい
るアドレスデータバス９には、ｋ個のメモリアクセスコ
ントローラ２ｉ（ｉ＝１，２，…，ｋ）が並列に接続さ
れており、各メモリアクセスコントローラ２ｉ（ｉ＝
１，２，…，ｋ）には、データメモリ１ｉ（ｉ＝１，
２，…，ｋ）が接続されている。
【００１３】図２は、この発明によるメモリアクセスコ
ントローラ２ｉ（ｉ＝１，２，…，ｋ）の内部のブロッ
ク図であり、アドレスチェック回路３、アドレス予測回
路４、ライトバッファ５、リードバッファ６、ゲート７
ａ〜７ｄ、ゲートコントローラ８で構成される。アドレ
スチェック回路３は、ＣＰＵからメモリアクセスコント
ローラ２ｉが受け取ったアドレスが、接続されているデ
ータメモリに割り当てられているか否かをチェックす
る。アドレス予測回路４は、以前のメモリリードアクセ
スにおけるアドレスから複数のアドレスを予測して、そ
のデータをデータメモリ１ｉからリードしてリードバッ
ファ６に記憶させ、予測したメモリアクセスアドレス
と、アドレスチェック回路３から入力された実際のメモ
リリード要求アドレスとを比較する。
ントローラ２ｉ（ｉ＝１，２，…，ｋ）の内部のブロッ
ク図であり、アドレスチェック回路３、アドレス予測回
路４、ライトバッファ５、リードバッファ６、ゲート７
ａ〜７ｄ、ゲートコントローラ８で構成される。アドレ
スチェック回路３は、ＣＰＵからメモリアクセスコント
ローラ２ｉが受け取ったアドレスが、接続されているデ
ータメモリに割り当てられているか否かをチェックす
る。アドレス予測回路４は、以前のメモリリードアクセ
スにおけるアドレスから複数のアドレスを予測して、そ
のデータをデータメモリ１ｉからリードしてリードバッ
ファ６に記憶させ、予測したメモリアクセスアドレス
と、アドレスチェック回路３から入力された実際のメモ
リリード要求アドレスとを比較する。
【００１４】ＣＰＵ１０からアドレスデータバス９によ
って伝達されたメモリリード／ライト信号，アドレス
は、メモリアクセスコントローラ２ｉ（ｉ＝１，２，
…，ｋ）に入力される。各メモリアクセスコントローラ
２ｉ内部のアドレスチェック回路３は、前記メモリリー
ド／ライトアドレスが、接続されているデータメモリ１
ｉに割り当てられているアドレスであるかを調べ、割り
当てられていれば、メモリリード信号であるかメモリラ
イト信号であるかを調べる。
って伝達されたメモリリード／ライト信号，アドレス
は、メモリアクセスコントローラ２ｉ（ｉ＝１，２，
…，ｋ）に入力される。各メモリアクセスコントローラ
２ｉ内部のアドレスチェック回路３は、前記メモリリー
ド／ライトアドレスが、接続されているデータメモリ１
ｉに割り当てられているアドレスであるかを調べ、割り
当てられていれば、メモリリード信号であるかメモリラ
イト信号であるかを調べる。
【００１５】メモリライト信号であった場合には、アド
レスチェック回路３はライトバッファ５内のデータの有
無を調べる。ライトバッファ５内にデータが無ければゲ
ート７ａを開き、ＣＰＵ１０からの（ライトすべき）デ
ータをライトバッファ５に入れる。ゲート７ａを開いた
時点で、アドレスチェック回路３はＣＰＵ１０にメモリ
ライト完了信号を返し、その後に、ライトバッファ５に
メモリライトアドレスを与える。ゲートコントローラ８
はゲート７ｃを開き、ライトバッファ５からデータメモ
リ１ｉに対してライトを実行する。ライトバッファ５内
にデータがすでに有る場合には（それ以前のメモリライ
ト信号による）メモリライト中と判断し、ウエイトす
る。
レスチェック回路３はライトバッファ５内のデータの有
無を調べる。ライトバッファ５内にデータが無ければゲ
ート７ａを開き、ＣＰＵ１０からの（ライトすべき）デ
ータをライトバッファ５に入れる。ゲート７ａを開いた
時点で、アドレスチェック回路３はＣＰＵ１０にメモリ
ライト完了信号を返し、その後に、ライトバッファ５に
メモリライトアドレスを与える。ゲートコントローラ８
はゲート７ｃを開き、ライトバッファ５からデータメモ
リ１ｉに対してライトを実行する。ライトバッファ５内
にデータがすでに有る場合には（それ以前のメモリライ
ト信号による）メモリライト中と判断し、ウエイトす
る。
【００１６】メモリリード信号であった場合には、アド
レスチェック回路３はＣＰＵ１０からのメモリリードア
ドレスをアドレス予測回路４に送る。アドレス予測回路
４においては、このメモリリード信号が発生する前に以
前のアドレス値から複数のアドレスを予測し、それに基
づいてゲートコントローラ８はゲート７ｄを開き、それ
らの予測したアドレスのデータをリードバッファ６内に
フェッチしておく。
レスチェック回路３はＣＰＵ１０からのメモリリードア
ドレスをアドレス予測回路４に送る。アドレス予測回路
４においては、このメモリリード信号が発生する前に以
前のアドレス値から複数のアドレスを予測し、それに基
づいてゲートコントローラ８はゲート７ｄを開き、それ
らの予測したアドレスのデータをリードバッファ６内に
フェッチしておく。
【００１７】アドレス予測回路４においては、ＣＰＵ１
０からのメモリリード要求アドレスと予測しておいたア
ドレスを比較して、一致するものがあれば、リードバッ
ファ６内に格納されている一致アドレス内のデータを、
ゲート７ｂを開いてＣＰＵ１０に送る。一致するアドレ
スが無い場合には、ゲートコントローラ８はゲート７ｄ
を開き、ＣＰＵ１０から受け取ったメモリリードアドレ
スのデータをデータメモリ１ｉからリードして、リード
バッファ６内にフェッチした後ＣＰＵ１０に送る。
０からのメモリリード要求アドレスと予測しておいたア
ドレスを比較して、一致するものがあれば、リードバッ
ファ６内に格納されている一致アドレス内のデータを、
ゲート７ｂを開いてＣＰＵ１０に送る。一致するアドレ
スが無い場合には、ゲートコントローラ８はゲート７ｄ
を開き、ＣＰＵ１０から受け取ったメモリリードアドレ
スのデータをデータメモリ１ｉからリードして、リード
バッファ６内にフェッチした後ＣＰＵ１０に送る。
【００１８】このようにしてデータをＣＰＵ１０に送っ
た後は、アドレス予測回路４は次のメモリリードアドレ
スを予測し、そのアドレス内のデータをフェッチしてリ
ードバッファ６内に格納しておく。次に、この発明によ
る具体的なアクセス例を示す。
た後は、アドレス予測回路４は次のメモリリードアドレ
スを予測し、そのアドレス内のデータをフェッチしてリ
ードバッファ６内に格納しておく。次に、この発明によ
る具体的なアクセス例を示す。
【００１９】ｋ×ｎ個の配列データｄ（ｉ，ｊ）のリー
ド／ライトの例を説明する。ｄ（１，１），ｄ（２，
１），…，ｄ（ｋ−１，ｎ），ｄ（ｋ，ｎ）の順にアク
セスするものとする。
ド／ライトの例を説明する。ｄ（１，１），ｄ（２，
１），…，ｄ（ｋ−１，ｎ），ｄ（ｋ，ｎ）の順にアク
セスするものとする。
【００２０】ｄ（ｉ，ｊ）（ｊ＝１，２，…，ｎ）をデ
ータメモリ１ｉに格納するとする。いま、ライトバッフ
ァ５からデータメモリ１ｉへのライトに要する時間をｔ
ｗ、アドレスチェック回路３がアドレスをチェックして
ライトバッファ５にアドレスを与えるまでの時間をｔａ
とする。このとき、 ｔａ＜ｔｗ／ｋ であれば、ｋ個のデータメモリ１ｉすべてが並列にライ
トを実行して、すべてのデータのライトは（ｔａ＋ｔ
ｗ）×（ｎ＋１）以下の時間で終了する。
ータメモリ１ｉに格納するとする。いま、ライトバッフ
ァ５からデータメモリ１ｉへのライトに要する時間をｔ
ｗ、アドレスチェック回路３がアドレスをチェックして
ライトバッファ５にアドレスを与えるまでの時間をｔａ
とする。このとき、 ｔａ＜ｔｗ／ｋ であれば、ｋ個のデータメモリ１ｉすべてが並列にライ
トを実行して、すべてのデータのライトは（ｔａ＋ｔ
ｗ）×（ｎ＋１）以下の時間で終了する。
【００２１】次に、データメモリ１ｉにライトされたｋ
×ｎ個の配列データｄ（ｉ，ｊ）を、ｄ（１，１），ｄ
（２，１），…，ｄ（ｋ−１，ｎ），ｄ（ｋ，ｎ）の順
にリードするものとする。
×ｎ個の配列データｄ（ｉ，ｊ）を、ｄ（１，１），ｄ
（２，１），…，ｄ（ｋ−１，ｎ），ｄ（ｋ，ｎ）の順
にリードするものとする。
【００２２】リードの場合、アドレス予測をアドレスの
差分で行なうようにする。このとき、最初の予測アドレ
スがすべてのメモリアクセスコントローラ２ｉで得られ
るまでに要する時間が、（ｔａ＋ｔｗ）×ｋ×２で、そ
の後、ライトの場合と同様の並列動作により（ｔａ＋ｔ
ｗ）×（ｎ−１）以下の時間ですべてのリードを終了す
る。
差分で行なうようにする。このとき、最初の予測アドレ
スがすべてのメモリアクセスコントローラ２ｉで得られ
るまでに要する時間が、（ｔａ＋ｔｗ）×ｋ×２で、そ
の後、ライトの場合と同様の並列動作により（ｔａ＋ｔ
ｗ）×（ｎ−１）以下の時間ですべてのリードを終了す
る。
【００２３】
【発明の効果】以上詳記したようにこの発明によれば、
ＣＰＵからの次のメモリリードアクセス要求アドレスを
予測し、データを先読みし保持しておく手段と、ＣＰＵ
からのメモリライトアクセス要求時においては、ライト
すべきアドレスを受け取った時点で、ライト完了の信号
を返し、その後にライトを実行する手段を備えることに
より、画像データなどの広域なデータ領域にアクセスす
る処理の場合にも、平均メモリアクセス時間を小さくす
ることができる。
ＣＰＵからの次のメモリリードアクセス要求アドレスを
予測し、データを先読みし保持しておく手段と、ＣＰＵ
からのメモリライトアクセス要求時においては、ライト
すべきアドレスを受け取った時点で、ライト完了の信号
を返し、その後にライトを実行する手段を備えることに
より、画像データなどの広域なデータ領域にアクセスす
る処理の場合にも、平均メモリアクセス時間を小さくす
ることができる。
【図１】この発明の一実施例に係る高速アクセス記憶装
置の構成図。
置の構成図。
【図２】同実施例におけるメモリアクセスコントローラ
の詳細を示す回路構成図。
の詳細を示す回路構成図。
１…データメモリ、２…メモリアクセスコントローラ、
３…アドレスチェック回路、４…アドレス予測回路、５
…ライトバッファ、６…リードバッファ、７…ゲート、
８…ゲートコントローラ、１０…ＣＰＵ。
３…アドレスチェック回路、４…アドレス予測回路、５
…ライトバッファ、６…リードバッファ、７…ゲート、
８…ゲートコントローラ、１０…ＣＰＵ。
Claims (1)
- 【請求項１】 並列動作を実行するｎ（ｎ≧２）個のデ
ータメモリと、それらのデータメモリに対し、ＣＰＵか
らのメモリアクセス要求を受けて並列リード／ライトを
制御するメモリアクセスコントローラとを備え、 メモリアクセスコントローラは、ＣＰＵからの次のメモ
リリードアクセス要求アドレスを予測して、複数の予測
されたアドレスのデータを予めメモリから読み出して記
憶する手段と、 ＣＰＵからのメモリリードアクセス要求アドレスと、こ
れら記憶された予測されたアドレスとを比較して、一致
した予測アドレスのデータをＣＰＵに対して出力させ、
一致しない場合にのみメモリからそのアドレスのデータ
を読み出す手段とを備えていることを特徴とする高速ア
クセス記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211751A JPH0553908A (ja) | 1991-08-23 | 1991-08-23 | 高速アクセス記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211751A JPH0553908A (ja) | 1991-08-23 | 1991-08-23 | 高速アクセス記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0553908A true JPH0553908A (ja) | 1993-03-05 |
Family
ID=16610982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3211751A Withdrawn JPH0553908A (ja) | 1991-08-23 | 1991-08-23 | 高速アクセス記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0553908A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8065477B2 (en) | 2008-03-21 | 2011-11-22 | Toshiba Storage Device Corporation | Disk apparatus and advance data reading method |
-
1991
- 1991-08-23 JP JP3211751A patent/JPH0553908A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8065477B2 (en) | 2008-03-21 | 2011-11-22 | Toshiba Storage Device Corporation | Disk apparatus and advance data reading method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5265236A (en) | Method and apparatus for increasing the speed of memory access in a virtual memory system having fast page mode | |
| US6782454B1 (en) | System and method for pre-fetching for pointer linked data structures | |
| JPH08185355A (ja) | データメモリおよびその動作方法 | |
| US20050050280A1 (en) | Data accessing method and system for processing unit | |
| US5012410A (en) | Data processor with instruction cache memory | |
| KR960007833B1 (ko) | 고속 페이지 모드 선택을 위한 방법 및 장치 | |
| US5896505A (en) | Data transfer system and method for dividing an original data read instruction into individual read demands for each data element | |
| US6356976B1 (en) | LSI system capable of reading and writing at high speed | |
| JP2851777B2 (ja) | バス制御方法及び情報処理装置 | |
| JPH02110646A (ja) | メモリの先行読出し装置 | |
| JPH09319657A (ja) | 命令読み込み用バッファを備えたプロセッサ | |
| JPH06274415A (ja) | 共有メモリシステム | |
| JPH07114509A (ja) | メモリアクセス装置 | |
| JPH03116345A (ja) | データ処理装置 | |
| JPS6391756A (ja) | 記憶装置の部分書き込み命令処理方式 | |
| JP2001154845A (ja) | キャッシュミスした後のメモリバスアクセス制御方式 | |
| JPH07141174A (ja) | レジスタ装置 | |
| JPH01211395A (ja) | Ｉｃメモリ | |
| JPH0528414B2 (ja) | ||
| JPH04219843A (ja) | 命令キャッシュのストア方式 | |
| JPH08166905A (ja) | キャッシュメモリ制御方法 | |
| JPH04242431A (ja) | 情報処理装置 | |
| JPS60118932A (ja) | 命令再先取り制御方式 | |
| JPH01269144A (ja) | ストアバッファ制御方式 | |
| JPH03288245A (ja) | データ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |