JPH04219843A - 命令キャッシュのストア方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はストアスルー方式のキャ
ッシュメモリを有する複数の演算処理装置が１つの主記
憶装置を共有する情報処理装置に関し、特に命令キャッ
シュに対するストアのために命令取り出しのための検索
が待たされることのない命令キャッシュのストア方式に
関する。

【０００２】

【従来の技術】従来より、キャッシュメモリを有する複
数の演算処理装置が主記憶装置を共有する情報処理装置
に於いては、命令読み出しアクセスとオペランドアクセ
スとの競合を避けるために、キャッシュメモリを命令用
とオペランド用とに専用化している。また、或る演算処
理装置が行なった主記憶装置の内容の書き換えを他の演
算処理装置のキャッシュメモリに反映させるキャッシュ
一致処理の性能を向上させるためのフラッシュアドレス
アレイが設けられている。

【０００３】オペランド用のオペランドキャッシュと命
令用の命令キャッシュとには次のような相違がある。オ
ペランドキャッシュは通常１命令の実行につき１回アク
セスがあるのに対し、命令用の命令キャッシュは分岐命
令の先取りのためオペランドキャッシュに比較してアク
セス頻度が高くなる。また、自演算処理装置が主記憶装
置の内容を書き換えるストア命令を実行した場合、オペ
ランドキャッシュはそのストア命令でアクセスされ、そ
の実行結果が容易に反映される。これに対して命令キャ
ッシュは、ストア命令が実行されると、命令読み出しア
クセス中であれば、それを一時中断してストアアドレス
が示すデータ（命令）のブロックが命令キャッシュ上に
存在するか否かを命令キャッシュに登録されているデー
タのアドレスの写しである写アドレスを記憶している命
令用アドレスアレイを検索して判定し、存在すれば直ち
にストアした後、命令読み出しを再開し、存在しなけれ
ばストアせずに命令読み出しを再開している。尚、命令
の読み出しに於いても命令用アドレスアレイが検索され
、リードアドレスが示すデータのブロックが命令キャッ
シュ上に存在するか否かが判定される。

【０００４】また、上述したような情報処理装置では或
る演算処理装置，入出力処理装置が主記憶装置の内容を
書き換えると、この書き換えを他の演算処理装置のキャ
ッシュメモリに反映させるためにキャッシュ一致処理が
行なわれる。即ち、或る演算処理装置，入出力処理装置
が主記憶装置のデータの書き換えを行なうと、各演算処
理装置，各入出力処理装置，主記憶装置が接続されてい
るシステム制御装置が他の全ての演算処理装置に対して
主記憶装置上の書き換えられたデータのアドレスを含む
キャッシュ一致処理要求を送り、それを受けた演算処理
装置はそのアドレスの示すデータを含むブロックが自演
算処理装置内のキャッシュメモリ上に存在するか否かを
キャッシュ一致処理の性能向上のために専用化している
アドレスアレイの写しである再写しアドレスを記憶して
いるフラッシュアドレスアレイを検索することにより判
定し、存在すると判定することによりそのブロックを消
している。尚、演算処理装置，入出力装置が多数存在し
、主記憶装置の書き換え頻度が高い情報処理装置ではフ
ラッシュアドレスアレイがビジーになり、後続のキャッ
シュ一致処理要求を受け付けられなくなることがあり、
このような場合、システム制御装置は接続されている全
ての演算処理装置，入出力処理装置の処理を止めるよう
にしている。

【０００５】

【発明が解決しようとする課題】上述したように、従来
は、命令読み出し時，主記憶装置へのストア時の何れに
於いても、命令用アドレスアレイを検索して命令キャッ
シュ上に読み出し或いはストア対象としている命令を含
むブロックがあるか否かを判断しており、命令読み出し
とストアとが競合した場合、ストアのための検索を優先
させているので、命令読み出しのための検索が命令キャ
ッシュに対するストアのために待たされるという問題が
あった。

【０００６】本発明の目的は命令キャッシュに対するス
トアのために、命令読み出しのための検索が待たされる
ことがない命令キャッシュのストア方式を提供すること
にある。

【０００７】

【課題を解決するための手段】本発明は上記目的を達成
するため、 （ａ）主記憶装置を共有する複数の演算処理装置を含み
、該各演算処理装置は前記主記憶装置に記憶された命令
の写しを記憶する命令用データアレイと、該命令用デー
タアレイに記憶されている命令のアドレスの写しである
写アドレスを記憶する命令用アドレスアレイと、他の演
算処理装置からの前記主記憶装置への書き込みに対して
キャッシュ一致処理を行なうために参照される前記命令
用アドレスアレイの写しである再写アドレスを記憶する
命令用フラッシュアドレスアレイとを備えた情報処理装
置に於いて、前記各演算処理装置に自演算処理装置内で
前記主記憶装置に対して書き込みがあった場合、ストア
アドレスによって示される命令が前記命令用データアレ
イに存在するか否かの検索を前記命令用フラッシュアド
レスアレイによって行なう検索手段を設けたものである
。また、更に、本発明は命令用フラッシュアドレスアレ
イの検索回数を少なくするため、 （ｂ）主記憶装置を共有する複数の演算処理装置を含み
、該各演算処理装置は前記主記憶装置に記憶された命令
の写しを記憶する命令用データアレイと、該命令用デー
タアレイに記憶されている命令のアドレスの写しである
写アドレスを記憶する命令用アドレスアレイと、他の演
算処理装置からの前記主記憶装置への書き込みに対して
キャッシュ一致処理を行なうために参照される前記命令
用アドレスアレイの写しである再写アドレスを記憶する
命令用フラッシュアドレスアレイとを備えた情報処理装
置に於いて、前記各演算処理装置に、自演算処理装置内
で前記主記憶装置に対して書き込みがあった場合、前回
の書き込み時のストアアドレスと今回の書き込み時のス
トアアドレスとを比較することにより前記命令用フラッ
シュアドレスアレイを検索することが必要か否かを判定
する比較手段と、該比較手段で前記命令用フラッシュア
ドレスアレイを検索することが必要であると判定される
ことにより前記命令用フラッシュアドレスアレイを検索
して検索結果を検索結果保持手段に保持させる検索手段
と、前記検索結果保持手段に保持されている検索結果に
従って今回の書き込み時のストアデータを前記命令用デ
ータアレイに反映させるか否かを制御する反映手段とを
設けたものである。

【０００８】

【作用】（ａ）の構成に於いて、或る演算処理装置内で
主記憶装置に対して書き込みがあった場合、その演算処
理装置内の検索手段により命令用アドレスアレイの写し
である再写アドレスが記憶されている命令用フラッシュ
アドレスアレイが検索され、ストアアドレスによって示
される命令が命令用データアレイ上に存在するか否かが
判定される。命令用フラッシュアドレスアレイを検索す
ることにより、ストアアドレスによって示される命令が
命令用データアレイ上に存在するか否かを判定するもの
であるので、命令取り出しのために行なう命令用アドレ
スアレイの検索が命令キャッシュに対するストアによっ
て待たされることがなくなる。 （ｂ）の構成に於いて、或る演算処理装置内で主記憶装
置に対して書き込みがあった場合、その演算処理装置内
の比較手段により今回の書き込み時のストアアドレスと
前回の書き込み時のストアアドレスとの例えばブロック
アドレス，カラムアドレスが比較され、命令用フラッシ
ュアドレスアレイを検索することが必要か否かが判定さ
れる。比較手段により命令用フラッシュアドレスアレイ
を検索することが必要であると判定されると、検索手段
は命令用フラッシュアドレスアレイを検索して検索結果
を検索結果保持手段に保持させる。反映手段は検索結果
保持手段に保持されている検索結果に従って今回の書き
込み時に於けるストアデータを命令用データアレイに反
映させるか否かを制御する。

【０００９】

【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。図１は本発明の一実施例のブロック図
であり、情報処理装置を構成する演算処理装置の内の１
つの内部構成の一部を示したものである。ここで、演算
処理装置は主記憶装置とのデータリプレースメントをブ
ロック単位で行なうキャッシュメモリを持ち、そのキャ
ッシュメモリへのストアがあった場合、そのデータの主
記憶装置へのストアを同時に行なうストアスルー方式を
採用しているとする。

【００１０】同図に示すように、演算処理装置は、アド
レスレジスタ（ＩＡＡＲ）１０１と、命令用アドレスア
レイ（ＩＡＡ）１０２と、比較器１０３，１０６と、ア
ドレスレジスタ（ＩＦＡＲ）１０４と、命令用フラッシ
ュアドレスアレイ（ＩＦＡＡ）１０５と、ヒット信号格
納用レジスタ（ＩＡＨＲ）１０７と、アドレスレジスタ
（ＩＤＡＲ）１０８と、ヒット信号格納用レジスタ（Ｉ
ＦＨＲ）１０９と、書き込みデータ用レジスタ（ＩＤＷ
Ｒ）１１０と、命令用データアレイ（ＩＤＡ）１１１と
、読み出しデータ用レジスタ（ＩＣＲＲ）１１２と、優
先回路１１３と、選択回路１１４と、ストアデータ用レ
ジスタ（ＩＤＷ１Ｒ）１１５とを含んでいる。

【００１１】命令用データアレイ１１１には主記憶装置
に記憶された命令の一部の写しが記憶されている。命令
用アドレスアレイ１０２には命令用データアレイ１１１
に記憶されている命令のアドレスの写しである写アドレ
スが記憶されている。この命令用アドレスアレイ１０２
と命令用データアレイ１１１とにより命令キャッシュが
構成される。命令用フラッシュアドレスアレイ１０５に
は命令用アドレスアレイ１０２の写しである再写アドレ
スが記憶されている。優先回路１１３は演算処理装置内
のストアアドレスをバッファリングしておくストアアド
レスバッファ（図示せず）からのストアアドレスとシス
テム制御装置からのフラッシュアドレスとが競合した場
合、フラッシュアドレスを優先的にアドレスレジスタ１
０４へ送る回路である。選択回路１１４はアドレスレジ
スタ１０１からのリクエストとアドレスレジスタ１０４
からのリクエストとが競合する場合はアドレスレジスタ
１０４の内容（ストアアドレス或いはフラッシュアドレ
ス）を選択し、そうでない場合はアドレスレジスタ１０
１の内容（リードアドレス）を選択する回路である。

【００１２】次に本実施例の動作を説明する。先ず、命
令の読み出し動作について説明する。演算処理装置内の
命令処理部からのリードアドレスはアドレスレジスタ１
０１に格納される。比較器１０３はそのアドレスで示さ
れるデータが命令用データアレイ１１１上に存在するか
否かを調べるため、アドレスレジスタ１０１の下位で検
索される命令用アドレスアレイ１０２の内容とアドレス
レジスタ１０１の上位とを比較する。そして、一致すな
わちヒットすれば比較器１０３はその出力信号を“１”
とし、ヒット信号格納用レジスタ１０７に“１”をセッ
トする。また、不一致であれば比較器１０３はその出力
信号を“０”とし、ヒット信号格納用レジスタ１０７に
“０”をセットする。

【００１３】また、アドレスレジスタ１０１に格納され
ている命令処理部からのリードアドレスは選択回路１１
４に加えられる。今、例えば、アドレスレジスタ１０４
にリクエストがないとすると、選択回路１０４はアドレ
スレジスタ１０１に格納されているリードアドレスを選
択し、アドレスレジスタ１０８にリードアドレスを格納
する。これにより、命令用データアレイ１１１からアド
レスレジスタ１０８に格納されたリードアドレスで示さ
れる内容が出力され、読出しデータ用レジスタ１１２に
加えられる。読出しデータ用レジスタ１１２はストロー
ブ信号（ヒット信号格納用レジスタ１０７の出力信号）
が“１”になると、命令用データアレイ１１１の出力デ
ータを格納するレジスタであり、ヒット信号格納用レジ
スタ１０７が“１”になると、読出しデータ用レジスタ
１１２に命令用データアレイ１１１のアドレスレジスタ
１０８で検索された内容が格納され、命令処理部より送
られてきたリードアドレスで示される命令語が読み出さ
れたことになる。

【００１４】次にストア動作について説明する。キャッ
シュメモリのストアは主記憶装置のデータに対して書き
換えを行なった場合、それを主記憶装置のデータの一部
の写しであるキャッシュメモリに反映させるために行な
うものである。従って、キャッシュメモリに対するスト
アはストアアドレスで示されるブロックがキャッシュメ
モリ上に存在するか否かを調べる必要があり、本実施例
では命令キャッシュについては命令用フラッシュアドレ
スアレイ１０５を検索することにより、ストアアドレス
で示されるブロックが命令用データアレイ１１１上に存
在するか否かを判定するようにしている。

【００１５】演算処理装置が主記憶装置のデータに対し
て書き換えを行なうと、演算処理装置内のストアアドレ
ス及びストアデータをバッファリングしておくストアア
ドレスバッファ及びストアデータバッファによりストア
アドレス及びストアアドレスが送られてくる。ストアア
ドレスバッファからのストアアドレスは優先回路１１３
に加えられ、ストアデータバッファからのストアデータ
はストアデータ用レジスタ１１５に加えられる。

【００１６】今、例えば、システム制御装置からフラッ
シュアドレスが加えられていないとすると、優先回路１
１３はストアアドレスバッファからのストアアドレスを
アドレスレジスタ１０４に格納する。比較器１０６はア
ドレスレジスタ１０４に格納されたストアアドレスによ
って示されるデータが命令用データアレイ１１１上に存
在するか否かを調べるため、アドレスレジスタ１０４の
下位で検索された命令用フラッシュアドレスアレイ１０
５の内容とアドレスレジスタ１０４の上位とを比較する
。そして、一致すなわちヒットすれば、比較器１０６は
その出力信号を“１”とし、ヒット信号格納用レジスタ
１０９に“１”をセットする。また、不一致であれば比
較器１０６はその出力信号を“０”とし、ヒット信号格
納用レジスタ１０９に“０”をセットする。

【００１７】ストアデータバッファからのストアデータ
はアドレスレジスタ１０４にストアアドレスが格納され
ると同時にストアデータ用レジスタ１１５に格納される
。また、ヒット信号格納用レジスタ１０９に“０”が格
納されると同時に選択回路１１４によりアドレスレジス
タ１０４に格納されているストアアドレスがアドレスレ
ジスタ１０８に格納され、ストアデータ用レジスタ１１
５に格納されているストアデータが書き込みデータ用レ
ジスタ１１０に格納される。命令用データアレイ１１１
はライトイネーブル信号（ヒット信号格納用レジスタ１
０９の出力信号）が“１”となることでデータの書き込
みが可能になるＲＡＭにより構成されており、従ってラ
イトイネーブル信号が“１”となることにより、アドレ
スレジスタ１０８の内容（ストアアドレス）で示される
命令用データアレイ１１１のアドレスに、書込みデータ
用レジスタ１１０に格納されているストアデータが書き
込まれることになる。

【００１８】図２は本発明の他の実施例のブロック図で
あり、図１に示した実施例にフラッシュアドレスアレイ
のビジー率を下げる機能を追加したものである。アドレ
スレジスタ（ＩＡＡＲ）２０１と、命令用アドレスアレ
イ（ＩＡＡ）２０２と、比較器２０３，２０６，２１８
と、アドレスレジスタ（ＩＦＡＲ）２０４と、命令用フ
ラッシュアドレスアレイ（ＩＦＡＡ）２０５と、ヒット
信号格納用レジスタ（ＩＡＨＲ）２０７と、アドレスレ
ジスタ（ＩＤＡＲ）２０８と、ヒット信号格納用レジス
タ（ＩＦＨＲ）２０９と、書込みデータ用レジスタ（Ｉ
ＤＷＲ）２１０と、命令用データアレイ（ＩＤＡ）２１
１と、読出しデータ用レジスタ（ＩＣＲＲ）２１２と、
優先回路２１３と、選択回路２１４，２１９と、ストア
データ用レジスタ（ＩＤＷ１Ｒ）２１５と、ストアデー
タ用レジスタ（ＩＤＷ２Ｒ）２１６と、ストアアドレス
レジスタ（ＩＳＡＲ）２１７と、比較結果用レジスタ（
ＭＨＲ）２２０とを含んでいる。

【００１９】命令用データアレイ２１１には主記憶装置
に記憶された命令の一部の写しが記憶されている。命令
用アドレスアレイ２０２には命令用データアレイ２１１
に記憶されている命令のアドレスの写しである写アドレ
スが記憶されている。この命令用アドレスアレイ２０２
と命令用データアレイ２１１とにより命令キャッシュが
構成される。命令用フラッシュアドレスアレイ２０５に
は命令用アドレスアレイ２０２の写しである再写アドレ
スが記憶されている。

【００２０】優先回路２１３は演算処理装置内のストア
アドレスをバッファリングしておくストアアドレスバッ
ファ（図示せず）からのストアアドレスとシステム制御
装置からのフラッシュアドレスとが競合した場合は比較
器２１８の出力信号が“１”であるか否かにかかわらず
フラッシュアドレスをアドレスレジスタ２０４に加え、
ストアアドレスのみが加えられた場合は比較器２１８の
出力信号が“１”であれば信号線２５２のみにストアア
ドレスを出力し、“０”であれば信号線２５２，２５３
の双方にストアアドレスを出力する回路である。選択回
路２１４は信号線２５１が“１”であればストアアドレ
スレジスタ２１７からの内容を選択し、“０”であれば
、アドレスレジスタ２０１からのリクエストとアドレス
レジスタ２０４からのリクエストとが競合する場合はア
ドレスレジスタ２０４の内容を選択し、そうでない場合
はアドレスレジスタ２０１の内容を選択する回路である
。選択回路２１９は信号線２５１が“１”であればスト
アデータ用レジスタ２１５の内容を選択し、“０”であ
ればストアデータ用レジスタ２１６の内容を選択する回
路である。ストアデータ用レジスタ２１５，２１６はそ
れぞれアドレスレジスタ２０４，２１７内のストアアド
レスに対応するストアデータが格納されるレジスタであ
る。尚、アドレスレジスタ２０４対応のストアデータ用
レジスタ２１５及び選択回路２１９を設けずにアドレス
レジスタ２１７対応のストアデータ用レジスタ２１６の
みを設けるようにすることもできるが、実施例のように
ストアデータ用レジスタ２１５も設けた方が診断時等に
アドレスレジスタ２０４の内容に対応したストアデータ
を知ることができ、好適である。

【００２１】次に本実施例の動作を説明する。命令の読
出し動作は図１の実施例と同様なので、ここではストア
動作についてだけ説明する。

【００２２】初期状態に於いては比較器２１８の出力信
号は“０”になっており、この時、優先回路２１３にス
トアアドレスバッファからストアアドレスのみが加えら
れると、優先回路２１３は加えられたストアアドレスを
アドレスレジスタ２０４，ストアアドレスレジスタ２１
７に同時に格納する。また、上記ストアアドレスと対応
するストアデータバッファからのストアデータも同時に
ストアデータ用レジスタ２１５，２１６に格納される。

【００２３】アドレスレジスタ２０４にストアアドレス
が格納されることにより、アドレスレジスタ２０４の下
位で命令用フラッシュアドレスアレイ２０５が検索され
、比較器２０６でアドレスレジスタ２０４の下位で検索
された命令用フラッシュアドレスアレイ２０５の内容と
アドレスレジスタ２０４の上位とが比較され、一致した
場合はヒット信号格納用レジスタ２０９に“１”がセッ
トされ、不一致の場合は“０”がセットされる。そして
、ヒット信号格納用レジスタ２０９に“１”がセットさ
れた場合はアドレスレジスタ２０４に格納されたストア
アドレスによって示されるデータが命令用データアレイ
２１１に存在することになるので、図１に示した実施例
と同様にしてストアデータ用レジスタ２１６に格納され
ているストアデータ（信号線２５１が“０”になってい
るので、選択回路２１９はストアデータ用レジスタ２１
６を選択する）が命令用データアレイ２１１に格納され
る。また、ヒット信号格納用レジスタ２０９に“０”が
セットされた場合は、ライトイネーブル信号が“０”で
あるので、ストアデータの書き込みは行なわれない。

【００２４】その後、後続のストアアドレスが送られて
くると、比較器２１８に於いて後続のストアアドレスと
ストアアドレスレジスタ２１７の内容とが比較される。 一般にストアアドレスは、その下位よりデータの主記憶
装置上のブロック内のアドレスを示すブロック内アドレ
ス、命令用アドレスアレイ２０２及び命令用フラッシュ
アドレスアレイ２０５を検索するためのカラムアドレス
、主記憶装置上のブロック自体のアドレスを示すブロッ
クアドレスから構成されており、比較器２１８はブロッ
ク内アドレスを含めそれより上部同士を比較する。そし
て、比較一致であれば、即ち後続のストアアドレスが示
すブロックとストアアドレス用レジスタ２１７に格納さ
れているストアアドレスが示すブロックとが同じであれ
ば“１”を、不一致であれば“０”を信号線２５４に出
力する。

【００２５】比較器２１８の比較結果が一致した場合、
信号線２５４が“１”となり、ストアアドレスバッファ
からのストアアドレスが優先回路２１３によりストアア
ドレスレジスタ２１７に格納されると共に、比較結果保
持用レジスタ２２０に“１”が格納される。同時にスト
アデータ用レジスタ２１６には上記ストアアドレスに対
するストアデータバッファからのストアデータが格納さ
れる。また、比較結果保持用レジスタ２２０に“１”が
格納されることにより信号線２５１が“１”になると、
選択回路２１４はストアアドレスレジスタ２１７の内容
を選択してアドレスレジスタ２０８に格納し、選択回路
２１９はストアデータ用レジスタ２１６の内容を選択し
て書込データ用レジスタ２１０に格納する。書込データ
用レジスタ２１０に格納されたストアデータはヒット信
号格納用レジスタ２０９に“１”がセットされている場
合は命令用データアレイ２１１に書き込まれる。この時
、命令用フラッシュアドレスアレイ２０５の検索は行な
われておらず、ヒット信号格納レジスタ２０９には前回
の検索結果が格納されているが、今回のストア時と前回
のストア時とのストアアドレスによって示されるブロッ
クは同一のものであるので、前回の検索結果を用いてス
トアデータを命令用データアレイに格納するか否かを制
御しても何ら問題はない。

【００２６】また、比較器２１８の比較結果が不一致を
示した場合は信号線２５１，２５４が“０”となるので
、図１に示した実施例と同様のストア動作が行なわれる
。

【００２７】

【発明の効果】以上説明したように、本発明は、ストア
アドレスによって示される命令が命令用データアレイに
存在するか否かの検索を命令用フラッシュアドレスアレ
イによって行なう比較器２０６等の検索手段を備えてい
るので、従来例のように命令キャッシュに対するストア
のために命令の読出しが待たされることがなくなり、命
令キャッシュのスループットを向上させることができる
効果がある。また、更に、本発明は、前回の書き込み時
のストアアドレスと今回の書き込み時のストアアドレス
とを比較することにより命令用フラッシュアドレスアレ
イを検索することが必要であるか否かを判定する比較手
段を設け、この比較手段で検索することが必要であると
判断された場合のみ、命令用フラッシュアドレスアレイ
を検索するようにしたので、命令用フラッシュアドレス
アレイを検索する頻度が少なくなり、キャッシュ一致処
理を高速に行なうことができる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】本発明の他の実施例のブロック図である。

【符号の説明】

１０１，２０１…アドレスレジスタ １０２，２０２…命令用アドレスアレイ１０３，１０６
，２０３，２０６，２１８…比較器１０４，２０４…ア
ドレスレジスタ １０５，２０５…命令用フラッシュアドレスアレイ１０
７，１０９，２０７，２０９…ヒット信号格納用レジス
タ １０８，２０８…アドレスレジスタ １１１，２１１…命令用データアレイ １１２，２１２…読出しデータ用レジスタ１１３，２１
３…優先回路 １１４，２１４，２１９…選択回路 １１５，２１５，２１６…ストアデータ用レジスタ２１
７…ストアアドレスレジスタ ２２０…比較結果用レジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　主記憶装置を共有する複数の演算処理
   装置を含み、該各演算処理装置は前記主記憶装置に記憶
   された命令の写しを記憶する命令用データアレイと、該
   命令用データアレイに記憶されている命令のアドレスの
   写しである写アドレスを記憶する命令用アドレスアレイ
   と、他の演算処理装置からの前記主記憶装置への書き込
   みに対してキャッシュ一致処理を行なうために参照され
   る前記命令用アドレスアレイの写しである再写アドレス
   を記憶する命令用フラッシュアドレスアレイとを備えた
   情報処理装置に於いて、前記各演算処理装置は自演算処
   理装置内で前記主記憶装置に対して書き込みがあった場
   合、ストアアドレスによって示される命令が前記命令用
   データアレイに存在するか否かの検索を前記命令用フラ
   ッシュアドレスアレイによって行なう検索手段を含むこ
   とを特徴とする命令キャッシュのストア方式。
2. 【請求項２】　　主記憶装置を共有する複数の演算処理
   装置を含み、該各演算処理装置は前記主記憶装置に記憶
   された命令の写しを記憶する命令用データアレイと、該
   命令用データアレイに記憶されている命令のアドレスの
   写しである写アドレスを記憶する命令用アドレスアレイ
   と、他の演算処理装置からの前記主記憶装置への書き込
   みに対してキャッシュ一致処理を行なうために参照され
   る前記命令用アドレスアレイの写しである再写アドレス
   を記憶する命令用フラッシュアドレスアレイとを備えた
   情報処理装置に於いて、前記各演算処理装置は、自演算
   処理装置内で前記主記憶装置に対して書き込みがあった
   場合、前回の書き込み時のストアアドレスと今回の書き
   込み時のストアアドレスとを比較することにより前記命
   令用フラッシュアドレスアレイを検索することが必要か
   否かを判定する比較手段と、該比較手段で前記命令用フ
   ラッシュアドレスアレイを検索することが必要であると
   判定されることにより前記命令用フラッシュアドレスア
   レイを検索して検索結果を検索結果保持手段に保持させ
   る検索手段と、前記検索結果保持手段に保持されている
   検索結果に従って今回の書き込み時のストアデータを前
   記命令用データアレイに反映させるか否かを制御する反
   映手段とを含むことを特徴とする命令キャッシュのスト
   ア方式。
3. 【請求項３】　　前記比較手段は今回の書き込み時のス
   トアアドレスと前回の書き込み時のストアアドレスとの
   ブロックアドレス及びカラムアドレスを比較することを
   特徴とする請求項２記載の命令キャッシュのストア方式
   。