JPH01269144A - ストアバッファ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮丘立ヱ 本発明はストアバッファ制御方式に関し、特に命令用と
オペランド用の２つのキャッシュメモリを有する演算処
理装置におけるストアコマンドのキャッシュメモリ索引
方式に関する。

良氷韮韮 従来、キャッシュメモリを有し、パイプライン方式を採
用する演算処理装置においては、ストアコマンドのアド
レス計算が命令実行前に行われ、そのス、ドアコマンド
のストアデータが命令実行後、に求められるため、スト
アコマンドのキャッシュメモリ索引時にはストアデータ
が求められていない。

したがって、ストアデータが求められてから、すなわち
ストアコマンドのアドレスおよびデータが揃ってからキ
ャッシュメモリの索引を行えば、キャッシュメモリに対
するアクセスは１回で行うことができる。

このため、演算処理装置にはストアバッファが設けられ
１、二のストアバッファにストアアドレスを登録してそ
のストアコマンドに対応するストアデータが求められる
のを待ち、ストアデータが求められたときにそのストア
データをストアバッファに登録することによりキャッシ
ュメモリにストアするアドレスとデータとが揃えられる
。

ストアバッファにアドレスとデータとが揃ったときに、
キャッシュメモリに対して索引要求を行い、この索引要
求がキャッシュメモリで受付けられると、キャッシュメ
モリの索引が行われる。キャッシュメモリの索引の結果
、該当アドレスが登録されていればストアバッファに登
録されたストアデータがキャッシュメモリに書込まれる
。

命令用とオペランド用の２つのキャッシュメモリを有す
る場合には、この２つのキャッシュメモリに対して夫々
索引要求が出されることになる。

キャッシュメモリにおいては、通常、ストア要求よりも
リード要求が優先的に処理されるなめ、ストアコマンド
によるキャッシュメモリの索引要求はキャッシュメモリ
に対するリード要求の頻度により処理速度が異なってく
る。

このリード要求の頻度は命令およびオペランドの先取り
データ量が増えるにつれて多くなり、特に命令用のキャ
ッシュメモリにおいては先取りデータ量が多いため、こ
の命令用のキャッシュメモリ対するストアコマンドによ
る索引要求の処理が長く待たされることになる。

このような従来の演算処理装置では、キャッシュメモリ
へのリード要求がストアバッファに登録されたストアコ
マンドによるキャッシュメモリへの索引要求よりも優先
的に処理されているので、ぎヤツシュメモリへのリード
要求が多くなると、ストアコマンドによるキャッシュメ
モリへの索引要求が長く待たされ、ストアコマンドの処
理遅れが生ずるという欠点がある。

また、ストアコマンドのキャッシュメモリへの索引要求
が長く待たされることによりストアバッファに容量以上
のストアコマンドが溜まってしまうので、そのときには
演算処理を止めてストアバッファに登録されたストアコ
マンドを処理しなければならなくなり、演算処理の性能
が低下するという欠点がある。

九肌ム旦煎 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、キャッシュメモリへのリード要求の処理
を遅らせることなく、ストアバッファに登録されたスト
アコマンドの処理遅れを回避することができ、演算処理
の性能を向上させることができるストアバッファ制御方
式の提供を目的とする。

九匪二ｊ基 本発明によるストアバッファ制御方式は、命令用および
オペランド用のキャッシュメモリと、前記命令用のキャ
ッシュメモリに格納されたデータのアドレスを保持する
命令用アドレスアレイと、前記オペランド用のキャッシ
ュメモリに格納されたデータのアドレスを保持するオペ
ランド用アドレスアレイと、前記キャッシュメモリに書
込まれるストアコマンドを格納するストアバ・ソファと
を有する演算処理装置のストアバッファ制御方式であっ
て、前記命令用アドレスアレイと同一の内容を保持する
第１のアドレス保持手段と、前記オペランド用アドレス
アレイと同一の内容を保持する第２のアドレス保持手段
と、前記命令用アドレスアレイと前記オペランド用アド
レスアレイとにおける索引とは独立して前記ストアバッ
ファに格納された前記ストアコマンドのアドレスを前記
第１および第２のアドレス保持手段により索引する索引
手段とを設け、前記索引手段の索引結果に応じて前記キ
ャッシュメモリに対する前記ストアコマンドの処理を行
うようにしたことを特徴とする。

尺施」 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すプロッり図であ
る０図において、本発明の一実施例による演算処理装置
は、セレクタ１〜３と、オペランド用アドレスアレイ（
ＯＡＡおよび５ＯＡＡ）４゜５と、命令用アドレスアレ
イ（ＳＩＡＡおよびＩＡＡ＞６．７と、ストアバッファ
８と、制御回路９と、フラッシュ用アドレスアレイ（Ｆ
ＡＡ）１０と、アドレスレジスタ１１とを含んで構成さ
れている。

オペランド用アドレスアレイ（ＯＡＡ）４には図示せぬ
オペランド用のキャッシュメモリに登録済みであるデー
タのブロックアドレスが格納されている。また、オペラ
ンド用アドレスアレイ（ＳＯＡＡ）５にはオペランド用
アドレスアレイ４の内容がコピーされている。

命令用アドレスアレイ（ＳＩＡＡ）６には、図示せぬ命
令用のキャッシュメモリに登録済みであるデータのブロ
ックアドレスが格納されている命令用アドレスアレイ（
ＩＡＡ）７の内容がコピーされている。

フラッシュ用アドレスアレイ１０には図示せぬ他装置か
らの図示せぬ主記憶装置への書込みにより、フラッシュ
要求信号線１０２を介して入力された該ブロックアドレ
スのフラッシュ要求が先入れ先出しにより格納されてい
る。

ここで、フラッシュ要求とは、２つの演算処理装置によ
り主記憶装置が共用され、各演算処理装置にキャッシュ
メモリが設けられている場合に、一方の演算処理装置が
主記憶装置に書込みを行ったとき、この書込みが行われ
た主記憶装置のアドレスに対応する他方の演算処理装置
のキャッシュメモリの該当ブロックを無効化するために
出力されるコマンドである。このフラッシュ要求が入力
されたときにも、フラッシュ要求のアドレスによりキャ
ッシュメモリの索引が行われる。

オペランドリードのアドレスはオペランドアドレス信号
線１００とセレクタ１とを介してオペランミド用アドレ
スアレイ４に入力され、このアドレスによりオペランド
用アドレスアレイ４の索引処理が行われてオペランド用
の子ヤツシュメモリにデータが登録されているかどうか
が判断される。

また、オペランドストアのアドレスはオペランドアドレ
ス信号線１００を介してストアバッファ８に登録され、
ストアバッファ８でストアデータが得られるまで待たさ
れる。

命令リードのアドレスは命令アドレス信号線１０１とセ
レクタ３とを介して命令用アドレスアレイ７に入力され
、このアドレスにより命令用アドレスアレイ７の索引処
理が行われて命令用のキャッシュメモリにデータが登録
されているかどうかが判断される。

オペランド用アドレスアレイ５にはオペランドアドレス
信号線１００とセレクタ２とを介してオペランドアドレ
スが入力され、オペランド用アドレスアレイ４の書込み
時に同一の内容が書込まれることにより、オペランド用
アドレスアレイ４と同一の内容が保証されている。

また、命令用アドレスアレイ６には命令アドレス信号線
１０１とセレクタ２とを介して命令アドレスが入力され
、命令用アドレスアレイ７の書込み時に同一の内容が書
込まれることにより、命令用アドレスアレイ７と同一の
内容が保証されている。

ストアデータが求められたストアバッファ８内のストア
コマンドはストアアドレス信号線１０３とセレクタ２と
を介してストアアドレスをオペランド用アドレスアレイ
５および命令用アドレスアレイ６に出力し、このアドレ
スによりオペランド用アドレスアレイ５および命令用ア
ドレスアレイ６の索引処理が行われる。

セレクタ２ではオペランド用アドレスアレイ４゜５また
は命令用アドレスアレイ６．７の内容を更新するとき以
外は、ストアアドレス信号線１０３を介して入力される
ストアアドレスと、フラッシュアドレス信号線１０４を
介して入力されるフラッシュアドレスとのうち一方が選
択されている。

このセレクタ２ではフラッシュ要求が入力されていなけ
ればストアアドレスが選択されるので、そのストアアド
レスによるオペランド用アドレスアレイ５および命令用
アドレスアレイ６の索引、すなわちオペランド用のキャ
ッシュメモリおよび命令用のキャッシュメモリの索引は
ほとんど待なされることなく行われ、その索引結果が制
ｍ線１０５を介して制御回路９に出力される。このとき
、セレクタ２によって選択されたストアアドレスはアド
レスレジスタ１１に格納される。

制御回路９は制御線１０５を介して入力されるストアア
ドレスによるオペランド用アドレスアレイ５の索引結果
が、このストアアドレスに対応するデータがオペランド
用のキャッシュメモリに登録されていることを示すとき
には、オペランド用のキャッシュメモリに対してストア
アドレスにリード要求のアドレス以上の優先度を与える
ように指示し、セレクタ１でアドレスレジスタ１１に格
納されているストアアドレスが選択されるように制御線
１０６により制御して、このストアアドレスによってオ
ペランド用のキャッシュメモリを索引する。

また、制御線１０５を介して入力されるストアアドレス
による命令用アドレスアレイ６の索引結果が、このスト
アアドレスに対応するデータが命令用のキャッシュメモ
リに登録されていることを示すときには、命令用のキャ
ッシュメモリに対してストアアドレスにリード要求のア
ドレス以上の優先度を与えるように櫓示し、セレクタ３
でアドレスレジスタ１１に格納されているストアアドレ
スが選択されるように制御線１０７により制御して、こ
のストアアドレスによって命令用のキャッシュメモリを
索引する。

さらに、制御線１０５を介して入力されるストアアドレ
スによるオペランド用アドレスアレイ５および命令用ア
ドレスアレイ６の索引結果が、このストアアドレスに対
応するデータがオペランド用のキャッシュメモリおよび
命令用のキャッシュメモリ各々に登録されていないこと
を示すときには、オペランド用のキャッシュメモリおよ
び命令用のキャッシュメモリ各々に対してリード要求の
処理を妨げるようなストアアクセスが行われないことに
なる。

制御図１ｉ１３９では上述の処理動車が終了すると、ス
トアバッファ８に登録された次のストアコマンドの処理
に移るように制御線１０８によりストアバッファ８を制
御する。

また、セレクタ２でフラッシュ要求が選択されると、上
述のストアアドレスの処理と同様の処理が行われ、フラ
ッシュ用アドレスアレイ１０に格納されたフラッシュ要
求が順次処理される。

このように、ストアバッファ８に登録されたストアコマ
ンドのストアアドレスによるオペランド用および命令用
のキャッシュメモリの索引を独立して行わせるために、
オペランド用および命令用のキャッシュメモリ夫々に登
録済みであるデータのブロックアドレスが格納されてい
るオペランド用アドレスアレイ４および命令用アドレス
アレイ７と同一の内容を保持するオペランド用アドレス
アレイ５および命令用アドレスアレイ６を夫々設け、ス
トアアドレスによるオペランド用アドレスアレイ５およ
び命令用アドレスアレイ６の索引結果に応じてオペラン
ド用および命令用のキャッシュメモリ夫々に対する該ス
トアコマンドの処理を行うようにすることによって、キ
ャッシュメモリへのリード要求の処理を遅らせることな
く、ストアバッファ８に登録されたストアコマンドの処
理遅れを回避することができる。

すなわち、ストアアドレスによるオペランド用および命
令用のキャッシュメモリ夫々の索引をオペランド用アド
レスアレイ５および命令用アドレスアレイ６を用いて行
うことにより、オペランド用および命令用ギヤシュメモ
リ夫々に対するリード要求の処理を止めることなくスト
アコマンドの処理を行うことができ、ストアアドレスに
対応するデータがオペランド用および命令用のキャッシ
ュメモリに夫々登録されていても、それらに対するリー
ド要求の処理よりも優先的にストアコマンドを処理する
ことができるので、ストアコマンドの処理遅れを生ずる
ことはない。

また、ストアコマンドによるキャッシュメモリへの索引
要求が長く待たされることがなくなり、ストアバッファ
８に容量以上のストアコマンドが溜まることもなくなる
ので、演算処理を止めてストアバッファ８に登録された
ストアコマンドを処理する必要らなくなる。よって、演
算処理の性能を向上させることができる さらに、オペランド用アドレスアレイ４および命令用ア
ドレスアレイ７と同一の内容を保持するオペランド用ア
ドレスアレイ５および命令用アドレスアレイ６は、キャ
ッシュメモリ一致処理用のフラッシュ要求の索引にも利
用が可能であり、このフラッシュ要求の索引の処理はス
トアコマンドの処理とほぼ同一の制御によって行うこと
ができる。

ｌ匪座皇」 以上説明したように本発明によれば、オペランド用およ
び命令用のキャッシュメモリに夫々格納されたデータの
アドレスを保持するオペランド用アドレスアレイおよび
命令用アドレスアレイにおける索引とは独立して、これ
らのアドレスアレイと同一の内容を夫々保持する第１お
よび第２のアドレス保持手段によりストアバッファに格
納されたストアコマンドのアドレスを索引し、その索引
結果に応じてオペランド用および命令用のキャッシュメ
モリに対するストアコマンドの処理を行うようにするこ
とによって、キャッシュメモリへのリード要求の処理を
遅らせることなく、ストアバッファに登録されたストア
コマンドの処理遅れを回避することができ、演算処理の
性能を向上させることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 １〜３・・・・・・セレクタ ４．５・・・・・・オペランド用アドレスアレイ６．７
・・・・・・命令用アドレスアレイ８・・・・・・スト
アバッファ ９・・・・・・ＩＩＩ御回路 １０・・・・・・フラッシュ用アドレスアレイ１１・・
・・・・アドレスレジスタ

Claims (1)

【特許請求の範囲】
1. （１）命令用およびオペランド用のキャッシュメモリと
   、前記命令用のキャッシュメモリに格納されたデータの
   アドレスを保持する命令用アドレスアレイと、前記オペ
   ランド用のキャッシュメモリに格納されたデータのアド
   レスを保持するオペランド用アドレスアレイと、前記キ
   ャッシュメモリに書込まれるストアコマンドを格納する
   ストアバッファとを有する演算処理装置のストアバッフ
   ァ制御方式であって、前記命令用アドレスアレイと同一
   の内容を保持する第１のアドレス保持手段と、前記オペ
   ランド用アドレスアレイと同一の内容を保持する第２の
   アドレス保持手段と、前記命令用アドレスアレイと前記
   オペランド用アドレスアレイとにおける索引とは独立し
   て前記ストアバッファに格納された前記ストアコマンド
   のアドレスを前記第１および第２のアドレス保持手段に
   より索引する索引手段とを設け、前記索引手段の索引結
   果に応じて前記キャッシュメモリに対する前記ストアコ
   マンドの処理を行うようにしたことを特徴とするストア
   バッファ制御方式。