JPH0554268B2 - - Google Patents
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- JPH0554268B2 JPH0554268B2 JP57194716A JP19471682A JPH0554268B2 JP H0554268 B2 JPH0554268 B2 JP H0554268B2 JP 57194716 A JP57194716 A JP 57194716A JP 19471682 A JP19471682 A JP 19471682A JP H0554268 B2 JPH0554268 B2 JP H0554268B2
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- JP
- Japan
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- gate
- insulating film
- misfet
- forming
- film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置（以下、ICと略
す。）の製造方法に関するものである。
す。）の製造方法に関するものである。
近年、CMOS（Complementary Metal Oxide
Semiconductor）型のEPROM（Electrically
Programmable Read Only Memory）の開発が
行なわれている。この種のCMOS型EPROMとし
て、各MOSFETのゲート電極を１層目のポリシ
リコンで形成すると共に、そのゲート酸化膜の膜
厚を例えば500Åと1000Åとの２種類とし、前者
は高速FET用、後者を高耐圧化FET用として用
いるものが提案されている。しかしこの構造で
は、CMOS化する場合には、ゲート酸化膜厚
1000ÅのFETのしきい値電圧を低めに制御する
ためのイオン打込み用のマスクを追加しなければ
ならず、このために製造工数が増えることにな
る。他方、ゲート電極を１層目のポリシリコン層
で形成したFETのゲート酸化膜厚を略800Åと
し、ゲート電極を２層目のポリシリコン層で形成
した他のFETのゲート酸化膜厚を略1200Åとし
たものが知られている。この場合には、厚いゲー
ト酸化膜厚のFETのしきい値電圧を低くするの
に上記と同様のマスクを追加する必要があつて製
造が困難となり、かつその高耐圧化自体も容易で
はない。
Semiconductor）型のEPROM（Electrically
Programmable Read Only Memory）の開発が
行なわれている。この種のCMOS型EPROMとし
て、各MOSFETのゲート電極を１層目のポリシ
リコンで形成すると共に、そのゲート酸化膜の膜
厚を例えば500Åと1000Åとの２種類とし、前者
は高速FET用、後者を高耐圧化FET用として用
いるものが提案されている。しかしこの構造で
は、CMOS化する場合には、ゲート酸化膜厚
1000ÅのFETのしきい値電圧を低めに制御する
ためのイオン打込み用のマスクを追加しなければ
ならず、このために製造工数が増えることにな
る。他方、ゲート電極を１層目のポリシリコン層
で形成したFETのゲート酸化膜厚を略800Åと
し、ゲート電極を２層目のポリシリコン層で形成
した他のFETのゲート酸化膜厚を略1200Åとし
たものが知られている。この場合には、厚いゲー
ト酸化膜厚のFETのしきい値電圧を低くするの
に上記と同様のマスクを追加する必要があつて製
造が困難となり、かつその高耐圧化自体も容易で
はない。
従つて、本発明の目的は、製造工程を簡略化す
ると同時にしきい値電圧の制御が容易であるIC
の製造方法を提供することにある。
ると同時にしきい値電圧の制御が容易であるIC
の製造方法を提供することにある。
かかる目的を達成するための本発明の構成は、
半導体基体の位置主面に素子形成領域を区画する
ためのフイールド絶縁膜を選択的に形成する段
階、区画された一つの素子形成領域表面に所定の
厚さのゲート絶縁膜の形成に引き続きそのゲート
絶縁膜上にゲート電極を形成する段階、しかる
後、区画された他の素子形成領域表面に前記ゲー
ト絶縁膜より厚さの薄いゲート絶縁膜を形成する
段階、区画された他の素子形成領域表面内に所望
の導電型を示す不純物を導入する段階、前記薄い
ゲート絶縁膜上にゲート電極を形成する段階とを
含むことを特徴とするものである。
半導体基体の位置主面に素子形成領域を区画する
ためのフイールド絶縁膜を選択的に形成する段
階、区画された一つの素子形成領域表面に所定の
厚さのゲート絶縁膜の形成に引き続きそのゲート
絶縁膜上にゲート電極を形成する段階、しかる
後、区画された他の素子形成領域表面に前記ゲー
ト絶縁膜より厚さの薄いゲート絶縁膜を形成する
段階、区画された他の素子形成領域表面内に所望
の導電型を示す不純物を導入する段階、前記薄い
ゲート絶縁膜上にゲート電極を形成する段階とを
含むことを特徴とするものである。
かかるステツプから成る本発明によれば、高耐
圧MISFETのためのゲート絶縁膜およびその絶
縁膜上のゲート電極形成を先行したため、その後
での低耐圧MISFETの形成（薄いゲート絶縁膜
形成やしきい値電圧制御のための基体内不純物導
入）が容易に制御性よく行うことが可能となる。
すなわち、低耐圧MISFET側形成時には、もは
や高耐圧MISFET側では低耐圧MISFET側のゲ
ート絶縁膜に比べ厚いゲート絶縁膜で保護され、
しかもそのゲート絶縁膜上にゲート電極という膜
によつて保護された形態となつている。このた
め、プロセスを追加（マスク追加）することな
く、高耐圧MISFET側への影響（しきい値電圧
等の変動）を与えないで低耐圧MISFET側の形
成を制御性よく行い得ることができるのである。
圧MISFETのためのゲート絶縁膜およびその絶
縁膜上のゲート電極形成を先行したため、その後
での低耐圧MISFETの形成（薄いゲート絶縁膜
形成やしきい値電圧制御のための基体内不純物導
入）が容易に制御性よく行うことが可能となる。
すなわち、低耐圧MISFET側形成時には、もは
や高耐圧MISFET側では低耐圧MISFET側のゲ
ート絶縁膜に比べ厚いゲート絶縁膜で保護され、
しかもそのゲート絶縁膜上にゲート電極という膜
によつて保護された形態となつている。このた
め、プロセスを追加（マスク追加）することな
く、高耐圧MISFET側への影響（しきい値電圧
等の変動）を与えないで低耐圧MISFET側の形
成を制御性よく行い得ることができるのである。
以下、本発明をCMOS型EPROMに適用した実
施例を図面について詳細に説明する。
施例を図面について詳細に説明する。
本例によるEPROMをその製造プロセスに沿つ
て説明する。
て説明する。
まず第１図の如く、Ｐ型シリコ基板１の一主面
側に、公知の半導体製造技術に従つてＮ型ウエル
２、素子分離用のフイールドSiO2膜３を所定パ
ターンに形成する。図中の４はこのフイールド
SiO2膜を選択酸化技術で形成する際に用いる耐
酸化マスク（窒化シリコン）である。フイールド
SiO2膜３によつて、高耐圧化MISFET用の素子
領域Ａ、メモリ用の素子領域Ｂ、CMOSを構成
するＮチヤネルMISFET及びＰチヤネル
MISFET用の素子領域Ｃ及びＤが夫々分離され
る。
側に、公知の半導体製造技術に従つてＮ型ウエル
２、素子分離用のフイールドSiO2膜３を所定パ
ターンに形成する。図中の４はこのフイールド
SiO2膜を選択酸化技術で形成する際に用いる耐
酸化マスク（窒化シリコン）である。フイールド
SiO2膜３によつて、高耐圧化MISFET用の素子
領域Ａ、メモリ用の素子領域Ｂ、CMOSを構成
するＮチヤネルMISFET及びＰチヤネル
MISFET用の素子領域Ｃ及びＤが夫々分離され
る。
次いで第２図の如く、マスク４及び下地の
SiO2膜５をエツチングで除去した後に全面を熱
酸化し、厚さ750Åと比較的厚いゲート酸化膜６
を全素子領域に成長させる。
SiO2膜５をエツチングで除去した後に全面を熱
酸化し、厚さ750Åと比較的厚いゲート酸化膜６
を全素子領域に成長させる。
次いで第３図の如く、全面にＰ型不純物、例え
ばボロンのイオンビーム７を75KeVのエネルギ
ー、２×1011／cm2のドーズ量で照射し、ゲート酸
化膜６を通してボロンをイオン打込みしてその直
下にボロン注入領域８を形成する。このボロン打
込みによつて、ゲート酸化膜６を用いる
MISFETのしきい値電圧は0.5V程度と低めに制
御される。
ばボロンのイオンビーム７を75KeVのエネルギ
ー、２×1011／cm2のドーズ量で照射し、ゲート酸
化膜６を通してボロンをイオン打込みしてその直
下にボロン注入領域８を形成する。このボロン打
込みによつて、ゲート酸化膜６を用いる
MISFETのしきい値電圧は0.5V程度と低めに制
御される。
次いで第４図の如く、化学的気相成長技術で全
面に成長させた不純物ドープド（低抵抗）ポリシ
リコンをエツチングでパターニングし、素子領域
Ａ及びＢのゲート酸化膜６上に１層目のポリシリ
コンからなるゲート電極９、フローテイングゲー
ト層１０を夫々形成する。
面に成長させた不純物ドープド（低抵抗）ポリシ
リコンをエツチングでパターニングし、素子領域
Ａ及びＢのゲート酸化膜６上に１層目のポリシリ
コンからなるゲート電極９、フローテイングゲー
ト層１０を夫々形成する。
次いで第５図の如く、ポリシリコン９及び１０
とフイールドSiO2膜３をマスクとしてSiO2のエ
ツチングを行ない、素子領域Ｃ及びＤのゲート酸
化膜６を完全に除去する。
とフイールドSiO2膜３をマスクとしてSiO2のエ
ツチングを行ない、素子領域Ｃ及びＤのゲート酸
化膜６を完全に除去する。
次いで第６図の如く、全面を熱酸化することに
よつて、素子領域Ｃ及びＤに膜厚500Åと比較的
薄いゲート酸化膜１１に成長させる。素子領域Ａ
においては、ゲート酸化膜６の両側に膜厚500Å
のSiO2膜１１が同時に形成され、かつ各ポリシ
リコン層９及び１１の表面には厚さ1000Åの
SiO2膜１２が成長する。
よつて、素子領域Ｃ及びＤに膜厚500Åと比較的
薄いゲート酸化膜１１に成長させる。素子領域Ａ
においては、ゲート酸化膜６の両側に膜厚500Å
のSiO2膜１１が同時に形成され、かつ各ポリシ
リコン層９及び１１の表面には厚さ1000Åの
SiO2膜１２が成長する。
次いで第７図の如く、全面にＰ型不純物、例え
ばボロンのイオンビーム１３を30KeVのエネル
ギー、４×1011／cm2のドーズ量で照射し、薄い
SiO2膜１１を通して基板側にボロンをイオン打
込みする。これによつて、素子領域Ｃ及びＤには
上記したボロン注入領域８と重ねてボロン１４が
打込まれる（二重打込み）ことになり、ボロン濃
度が高くなる。このボロンの二重打込みで、ゲー
ト酸化膜１１を用いるMISFETのしきい値電圧
が0.5V程度と低くなるように制御する。この低
しきい値電圧を得るには、SiO2膜１１により打
込みボロンが食われる現象を考慮する必要がある
が、SiO2膜１１下には上記二重打込みによりボ
ロンが高濃度に打込まれているために、ボロンが
食われるのを充分に補償し、充分なボロン濃度に
保持することができる。
ばボロンのイオンビーム１３を30KeVのエネル
ギー、４×1011／cm2のドーズ量で照射し、薄い
SiO2膜１１を通して基板側にボロンをイオン打
込みする。これによつて、素子領域Ｃ及びＤには
上記したボロン注入領域８と重ねてボロン１４が
打込まれる（二重打込み）ことになり、ボロン濃
度が高くなる。このボロンの二重打込みで、ゲー
ト酸化膜１１を用いるMISFETのしきい値電圧
が0.5V程度と低くなるように制御する。この低
しきい値電圧を得るには、SiO2膜１１により打
込みボロンが食われる現象を考慮する必要がある
が、SiO2膜１１下には上記二重打込みによりボ
ロンが高濃度に打込まれているために、ボロンが
食われるのを充分に補償し、充分なボロン濃度に
保持することができる。
次いで第８図の如く、化学的気相成長技術によ
つて２層目の不純物ドープド低抵抗ポリシリコン
を全面に成長させ、これをエツチングでパターニ
ングして素子領域Ｂ，Ｃ，Ｄに２層目ポリシリコ
ンのコントロールゲート電極１５、CMOSの各
ゲート電極１６，１７を夫々形成する。第８図に
は、これらの各ゲート電極をマスクとして下地の
SiO2膜１１，１２をエツチングし、更にコント
ロールゲート電極１５下のフローテイングゲート
１０及びSiO2膜６をエツチング（重ね切り）し
た状態が示されている。なお、第７図に示したボ
ロンの２重打込み領域（８＋14）は第８図では＋
印１８で示している。
つて２層目の不純物ドープド低抵抗ポリシリコン
を全面に成長させ、これをエツチングでパターニ
ングして素子領域Ｂ，Ｃ，Ｄに２層目ポリシリコ
ンのコントロールゲート電極１５、CMOSの各
ゲート電極１６，１７を夫々形成する。第８図に
は、これらの各ゲート電極をマスクとして下地の
SiO2膜１１，１２をエツチングし、更にコント
ロールゲート電極１５下のフローテイングゲート
１０及びSiO2膜６をエツチング（重ね切り）し
た状態が示されている。なお、第７図に示したボ
ロンの２重打込み領域（８＋14）は第８図では＋
印１８で示している。
次いで第９図の如く、全面を軽く熱酸化してシ
リコン及びポリシリコンの表面にSiO2膜１９，
２０を成長させる。
リコン及びポリシリコンの表面にSiO2膜１９，
２０を成長させる。
次いで第１０図の如く、公知のイオン打込み技
術により、各ゲート電極をマスクの一部として用
いてＮ型不純物（例えばリン）、Ｐ型不純物（例
えばボロン）を交互にイオン打込みする。これに
よつて、素子領域Ａ，Ｂ，Ｃにソース又はドレイ
ン領域としてのN+型拡散領域２１及び２２，２
３及び２４，２５及び２６を形成し、かつ素子領
域Ｄにソース又はドレインの領域としてのP+型
拡散領域２７及び２８を形成する。
術により、各ゲート電極をマスクの一部として用
いてＮ型不純物（例えばリン）、Ｐ型不純物（例
えばボロン）を交互にイオン打込みする。これに
よつて、素子領域Ａ，Ｂ，Ｃにソース又はドレイ
ン領域としてのN+型拡散領域２１及び２２，２
３及び２４，２５及び２６を形成し、かつ素子領
域Ｄにソース又はドレインの領域としてのP+型
拡散領域２７及び２８を形成する。
次いで第１１図の如く、化学的気相成長技術で
全面に付着せしめたリンシリケートガラス膜２９
をフオトエツチングで加工して各コンタクトホー
ルを開け、更に真空蒸着技術で付着せしめたアル
ミニウムをフオトエツチングで加工して上記各コ
ンタクトホール内に被着された各アルミニウム配
線３０，３１，３２を形成する。
全面に付着せしめたリンシリケートガラス膜２９
をフオトエツチングで加工して各コンタクトホー
ルを開け、更に真空蒸着技術で付着せしめたアル
ミニウムをフオトエツチングで加工して上記各コ
ンタクトホール内に被着された各アルミニウム配
線３０，３１，３２を形成する。
以上のプロセスによつて、次の４種類の
MISFETを有するCMOS型EPROMが作成され
る。
MISFETを有するCMOS型EPROMが作成され
る。
MOS１：750Åと比較的厚いゲート酸化膜６を有
し、かつチヤネル部に低濃度のボロンがドープ
された高耐圧、低しきい値電圧（0.5V）のＮ
チヤネルMISFET。
し、かつチヤネル部に低濃度のボロンがドープ
された高耐圧、低しきい値電圧（0.5V）のＮ
チヤネルMISFET。
MOSm：750Åと比較的厚いゲート酸化膜を有
し、フローテイングゲート１０及びコントロー
ルゲート１５を有する２層ポリシリコンゲート
構造の低しきい値メモリ素子。
し、フローテイングゲート１０及びコントロー
ルゲート１５を有する２層ポリシリコンゲート
構造の低しきい値メモリ素子。
MOS２：500Åと比較的薄いゲート酸化膜１１を
有し、チヤネル部にボロンが高濃度にドープさ
れ、MOS３と高速のCMOSを構成するＮチヤ
ネルMISFET。
有し、チヤネル部にボロンが高濃度にドープさ
れ、MOS３と高速のCMOSを構成するＮチヤ
ネルMISFET。
MOS３：500Åと比較的薄いゲート酸化膜１１を
有し、チヤネル部にボロンが高濃度にドープさ
れ、MOS２と高速のCMOSを構成する低しき
い値電圧のＰチヤネルMISFET。
有し、チヤネル部にボロンが高濃度にドープさ
れ、MOS２と高速のCMOSを構成する低しき
い値電圧のＰチヤネルMISFET。
上記した如く、本実施例によれば、１層目ポリ
シリコンをゲートとし、比較的厚いゲート酸化膜
を有し、チヤネル部に低濃度のボロンがドープさ
れたMOS１及びメモリ素子は共に低しきい値電
圧を示すと共に、高耐圧を示すものとなる。これ
は、ゲート酸化膜を選択的に厚くすると同時に、
ボロンのイオン打込みを一度だけ行なつているた
めに再現性良く実現できる。他方、２層目ポリシ
リコンをゲートとし、比較的薄いゲート酸化膜を
有し、かつチヤネル部に高濃度のボロンがドープ
されたMOS３によつて、低しきい値で高速の
CMOSを作成することができる。これは、ゲー
ト酸化膜を選択的に薄くし、かつボロンのイオン
打込みを２度重ねて行なうからである。
シリコンをゲートとし、比較的厚いゲート酸化膜
を有し、チヤネル部に低濃度のボロンがドープさ
れたMOS１及びメモリ素子は共に低しきい値電
圧を示すと共に、高耐圧を示すものとなる。これ
は、ゲート酸化膜を選択的に厚くすると同時に、
ボロンのイオン打込みを一度だけ行なつているた
めに再現性良く実現できる。他方、２層目ポリシ
リコンをゲートとし、比較的薄いゲート酸化膜を
有し、かつチヤネル部に高濃度のボロンがドープ
されたMOS３によつて、低しきい値で高速の
CMOSを作成することができる。これは、ゲー
ト酸化膜を選択的に薄くし、かつボロンのイオン
打込みを２度重ねて行なうからである。
このように、各種のMOSの製造はマスクの追
加なしに簡略に行なえると共に、それらのしきい
値電圧もボロンの選択的打込みで容易に制御する
ことができ、しかも高密度に各素子を作成でき
る。
加なしに簡略に行なえると共に、それらのしきい
値電圧もボロンの選択的打込みで容易に制御する
ことができ、しかも高密度に各素子を作成でき
る。
なお、上記の例においては、各MOSのゲート
酸化膜の膜厚は上記に限られることはなく、様々
に変化させてよい。また、上記の各半導体領域の
導電型を逆タイプに変換してもよい。更に、本発
明はEPROM以外にも、高耐圧、低しきい値電
圧、高速の各性能を有するMISFETからなるIC
一般に適用可能である。
酸化膜の膜厚は上記に限られることはなく、様々
に変化させてよい。また、上記の各半導体領域の
導電型を逆タイプに変換してもよい。更に、本発
明はEPROM以外にも、高耐圧、低しきい値電
圧、高速の各性能を有するMISFETからなるIC
一般に適用可能である。
第１図、第２図、第３図、第４図、第５図、第
６図、第７図、第８図、第９図、第１０図及び第
１１図は本発明の実施例によるEPROMの製造方
法を工程順に示す各断面図である。 なお、図面に示す符号において、６……比較的
厚いゲート酸化膜、７及び１３……ボロンのイオ
ンビーム、８，１４及び１８……ボロン打込み領
域、９及び１０……１層目ポリシリコンゲート、
１１……比較的薄いゲート酸化膜、１５，１６及
び１７……２層目ポリシリコンゲート、MOS１
……高耐圧、低しきい値電圧のＮチヤネル
MISFET、MOSm……２層ポリシリコン構造の
メモリ素子、MOS２……CMOS用のＮチヤネル
MISFET、MOS３……CMOS用の低しきい値電
圧のＰチヤネルMISFET。
６図、第７図、第８図、第９図、第１０図及び第
１１図は本発明の実施例によるEPROMの製造方
法を工程順に示す各断面図である。 なお、図面に示す符号において、６……比較的
厚いゲート酸化膜、７及び１３……ボロンのイオ
ンビーム、８，１４及び１８……ボロン打込み領
域、９及び１０……１層目ポリシリコンゲート、
１１……比較的薄いゲート酸化膜、１５，１６及
び１７……２層目ポリシリコンゲート、MOS１
……高耐圧、低しきい値電圧のＮチヤネル
MISFET、MOSm……２層ポリシリコン構造の
メモリ素子、MOS２……CMOS用のＮチヤネル
MISFET、MOS３……CMOS用の低しきい値電
圧のＰチヤネルMISFET。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体の一主面にコントロールゲート及
びフローテイングゲートを有するメモリセルとし
てのMISFET、高耐圧MISFET及び低耐圧
MISFETをそれぞれ形成すべき素子形成領域を
区画するためのフイールド絶縁膜を選択的に形成
する段階、 それぞれの区画された素子形成領域面に所定の
厚さのゲート絶縁膜を形成し、それらゲート絶縁
膜を通して前記それぞれの領域内に前記半導体基
体と同一の導電型を示す不純物を導入する段階、 前記メモリセルとしてのMISFETおよび高耐
圧MISFETを形成すべき素子形成領域の前記ゲ
ート絶縁膜上にそれぞれ第一層のゲート電極を形
成する段階、 しかる後、区画された素子形成領域のうち低耐
圧MISFETを形成すべき素子領域表面を露出さ
せ、その露出表面に前記ゲート絶縁膜より厚さの
薄いゲート絶縁膜を熱酸化形成するとともに前記
メモリセルとしてのMISFETの第一層ゲート電
極表面に熱酸化によつて層間絶縁膜を形成する段
階、 前記低耐圧MISFETを形成すべき領域表面内
に前記薄いゲート絶縁膜を通して前記半導体基体
と同一の導電型を示す不純物を導入する段階、 前記第一層ゲート電極表面の層間絶縁膜上およ
び前記薄いゲート絶縁膜上にそれぞれ第二層のゲ
ート電極を形成する段階、 とを含むことを特徴とする半導体集積回路装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194716A JPS5984571A (ja) | 1982-11-08 | 1982-11-08 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194716A JPS5984571A (ja) | 1982-11-08 | 1982-11-08 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5984571A JPS5984571A (ja) | 1984-05-16 |
| JPH0554268B2 true JPH0554268B2 (ja) | 1993-08-12 |
Family
ID=16329055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57194716A Granted JPS5984571A (ja) | 1982-11-08 | 1982-11-08 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984571A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5038633B2 (ja) * | 2006-02-14 | 2012-10-03 | 株式会社東芝 | 半導体装置及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591877A (en) * | 1978-12-30 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
-
1982
- 1982-11-08 JP JP57194716A patent/JPS5984571A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5984571A (ja) | 1984-05-16 |
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