JPS5984571A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPS5984571A JPS5984571A JP57194716A JP19471682A JPS5984571A JP S5984571 A JPS5984571 A JP S5984571A JP 57194716 A JP57194716 A JP 57194716A JP 19471682 A JP19471682 A JP 19471682A JP S5984571 A JPS5984571 A JP S5984571A
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- Japan
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- oxide film
- gate oxide
- implanted
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置ｔ（以下、工Ｃと略丁。）
及びその製造方法に関するものである。
及びその製造方法に関するものである。
近年、ＯＭ ＯＢ （Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍ
ｅｔａｌＯＸｉｄｅ Ｓｅｍ１ａｏｎｄｕｃｔｏｒ
）型の］（ｆＰＲＯＭ−（Ｅｌｅｃｔｒｉｃａｌｌｙ
Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ＯｎｌｙＭθｍ
ｏｒｙ ）の開発が行なわれている。この棟のＣＭＯＢ
型ＥＰＲＯＭとして、各Ｍ０８ＦＥｆＴのゲート電極ｔ
１層目のポリシリコンで形成すると共に、そのゲート酸
化膜の膜押紮列えげ５ｏｏＸと１０００Ａとの２種類と
し、前者は高速ＦＩＩｉＴ用、後者葡高耐圧化ＦＥＴ用
として用するものが提案芒れている。しかしこの構造で
は、０ＭＯ８化する場合には、ゲート酸化膜厚１ｏｏｏ
ＸのＦＩＴのしきい値電圧ヶ低めに制御する１こめのイ
オン打込み用のマスク？追加しなけｎばならず、このた
めに製造工数が増えることになる。他方、ゲート電ｍｋ
１層目のポリシリコン層で形成したＦＩＴのゲート酸化
膜ｆｕｒ略８００″Ａとし、ゲート電極？２層目のポリ
シリコン層で形成し７を曲のＦＥ！Ｔのゲート酸化膜厚
を略１２００Ｘとしたものが知られている。この場合に
は、厚いゲート酸化膜〜のＦＥＴのしきい値電圧を低く
するのに上ｎ己と同僚のマスク？追加する必要があって
製造が困難となり、かつその高耐圧化自体も容易ではな
い。
ｅｔａｌＯＸｉｄｅ Ｓｅｍ１ａｏｎｄｕｃｔｏｒ
）型の］（ｆＰＲＯＭ−（Ｅｌｅｃｔｒｉｃａｌｌｙ
Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ＯｎｌｙＭθｍ
ｏｒｙ ）の開発が行なわれている。この棟のＣＭＯＢ
型ＥＰＲＯＭとして、各Ｍ０８ＦＥｆＴのゲート電極ｔ
１層目のポリシリコンで形成すると共に、そのゲート酸
化膜の膜押紮列えげ５ｏｏＸと１０００Ａとの２種類と
し、前者は高速ＦＩＩｉＴ用、後者葡高耐圧化ＦＥＴ用
として用するものが提案芒れている。しかしこの構造で
は、０ＭＯ８化する場合には、ゲート酸化膜厚１ｏｏｏ
ＸのＦＩＴのしきい値電圧ヶ低めに制御する１こめのイ
オン打込み用のマスク？追加しなけｎばならず、このた
めに製造工数が増えることになる。他方、ゲート電ｍｋ
１層目のポリシリコン層で形成したＦＩＴのゲート酸化
膜ｆｕｒ略８００″Ａとし、ゲート電極？２層目のポリ
シリコン層で形成し７を曲のＦＥ！Ｔのゲート酸化膜厚
を略１２００Ｘとしたものが知られている。この場合に
は、厚いゲート酸化膜〜のＦＥＴのしきい値電圧を低く
するのに上ｎ己と同僚のマスク？追加する必要があって
製造が困難となり、かつその高耐圧化自体も容易ではな
い。
従って、木兄−の目的に、製造工程？簡略化すると同時
にしきい値゛電圧の制御が容易である工〇及びその製造
方法？提供することにある。
にしきい値゛電圧の制御が容易である工〇及びその製造
方法？提供することにある。
以下、本発明１０ＭＯ８型ＢＰＲＯＭに通用した実施レ
リケ図面について詳細に説明する。
リケ図面について詳細に説明する。
本例によるＥＰＲＯＭ１その製造プロセスに沿って説明
する。
する。
１す第１図の如く、Ｐ型シリコン基板１の一生面側に、
公知の牛導体製造技術に従ってＮ型ウェル２、素子分離
用のフィールド５１０２膜３ケ所定パターンに形成する
。図中の４はこのフィール下５１０２膜勿泗択酸化技術
で形成する際に用いる耐酸化マスク（窒化シリコン）で
ある。フィールド５１０２膜３によって、冒耐圧化ＭＩ
Ｓ ＦＥＴ用の累子領域Ａ、メモリ用の素子領域Ｂ、０
Ｍ０８ｉ構成するＮチャネルＭ工５ＦＥＴ及びＰチャネ
ルＭ工５ＦＥＴ用の素子領域Ｃ及びＤが夫々分離芒れる
。
公知の牛導体製造技術に従ってＮ型ウェル２、素子分離
用のフィールド５１０２膜３ケ所定パターンに形成する
。図中の４はこのフィール下５１０２膜勿泗択酸化技術
で形成する際に用いる耐酸化マスク（窒化シリコン）で
ある。フィールド５１０２膜３によって、冒耐圧化ＭＩ
Ｓ ＦＥＴ用の累子領域Ａ、メモリ用の素子領域Ｂ、０
Ｍ０８ｉ構成するＮチャネルＭ工５ＦＥＴ及びＰチャネ
ルＭ工５ＦＥＴ用の素子領域Ｃ及びＤが夫々分離芒れる
。
次いで第２図の如く、マスク４及び下地の８１０２ｉ５
ｈエツチングで除去しに後に全Ｉ］ｉＩｔ熱飯化し、厚
８７．５ＯＡと比較的厚いゲート酸化膜６勿全累子領域
に成長８ぜる。
ｈエツチングで除去しに後に全Ｉ］ｉＩｔ熱飯化し、厚
８７．５ＯＡと比較的厚いゲート酸化膜６勿全累子領域
に成長８ぜる。
次いで第３図の如く、全面にＰ型不純物、圀えばボロン
のイオンビーム７ｉ７５ＫｅＶの、エネルギー、２Ｘ１
０”／ｃ４のドーズ童で照射し、ゲート酸化膜６盆通し
てボロンｔイオン打込みしてその直下にボロン注入領域
８葡形成する。このボロン打込みによって、ゲート酸化
膜６盆用いるＭ工５ＦＥＴのしきい値電圧は０．５ｖ程
度と低めに制両芒ｎる。
のイオンビーム７ｉ７５ＫｅＶの、エネルギー、２Ｘ１
０”／ｃ４のドーズ童で照射し、ゲート酸化膜６盆通し
てボロンｔイオン打込みしてその直下にボロン注入領域
８葡形成する。このボロン打込みによって、ゲート酸化
膜６盆用いるＭ工５ＦＥＴのしきい値電圧は０．５ｖ程
度と低めに制両芒ｎる。
次いで第４図の如く、化学的気相成長技術で盆山ｉＶｃ
成長させた不純物ドープド（低抵抗）ポリシリコン？エ
ツチングでパターニングし、素子領域Ａ及びＢのゲート
酸化膜６上に１層目ポリシリコンからなるゲート電ｔ！
９、フローティングゲートＪｍｌＯｉ夫々形底する。
成長させた不純物ドープド（低抵抗）ポリシリコン？エ
ツチングでパターニングし、素子領域Ａ及びＢのゲート
酸化膜６上に１層目ポリシリコンからなるゲート電ｔ！
９、フローティングゲートＪｍｌＯｉ夫々形底する。
次いで第５図の如く、ポリシリコン９及び１０とフィー
ルド８１０ｇ族３にマスクとしてＳｉｎ、のエンチング
７行ない、素子領域０及びＤのゲート酸化膜６ン完全に
除去する。
ルド８１０ｇ族３にマスクとしてＳｉｎ、のエンチング
７行ない、素子領域０及びＤのゲート酸化膜６ン完全に
除去する。
仄いて第６図の如く、全面ン熱酸化することによって、
系子穎域Ｃ及びＤ ＶＣ膜厚５００Ａと比軟的薄いケー
ト酸化膜１１ｉ成長させる。素子領域Ａにおいては、ゲ
ート酸化膜６の両側に膜厚５（１）入のＳｉｎ、膜１１
が同時に形Ｉｉｙ、さ扛、かつ各ポリシリコン層９及び
１１の表面には厚さ１００ＯＡの５ｉｎ２膜１２が成長
する。
系子穎域Ｃ及びＤ ＶＣ膜厚５００Ａと比軟的薄いケー
ト酸化膜１１ｉ成長させる。素子領域Ａにおいては、ゲ
ート酸化膜６の両側に膜厚５（１）入のＳｉｎ、膜１１
が同時に形Ｉｉｙ、さ扛、かつ各ポリシリコン層９及び
１１の表面には厚さ１００ＯＡの５ｉｎ２膜１２が成長
する。
次いで第７図の如く、全面にＰ型不糾物、列えばボロン
のイオンビーム１３’、（３０ＫｅＶのエネルギー、４
Ｘ １０” ／ ｃｔＡのドーズ甜で照射し、薄い５
ｔｏ２［１１ｒ通して基板側にボロンケイオン打込みす
る。これによって、素子領域Ｃ及びＤ１７Ｃに上記した
ボロン注入領域８と重ねてボロン１４が打込’Ｅｆｌる
（二重打込み）ことになり、ボロン濃度が高くなる。こ
のボロンの二重打込みで、ゲート酸化Ｍｉｌｋ用いるＭ
工５ＰＥＴのしきい値電圧が０．５Ｖ程度と低くなるよ
うに制御する。この低しぎい値′屯圧ｒ得るには、５１
０２膜１１により打込みボロンが食わｎる現象？考慮す
る必をがあ、６７）Ｋ、Ｅｌｉ０２１１ｒＡ１１下１ｃ
ｉ上記二直打込みにＪ：ｖボロンが高張度に打込”ｆｔ
ｌてｂるために、采ロンが食わｎるの盆充分に補償し、
光分なボロン濃度に保持するごとができる。
のイオンビーム１３’、（３０ＫｅＶのエネルギー、４
Ｘ １０” ／ ｃｔＡのドーズ甜で照射し、薄い５
ｔｏ２［１１ｒ通して基板側にボロンケイオン打込みす
る。これによって、素子領域Ｃ及びＤ１７Ｃに上記した
ボロン注入領域８と重ねてボロン１４が打込’Ｅｆｌる
（二重打込み）ことになり、ボロン濃度が高くなる。こ
のボロンの二重打込みで、ゲート酸化Ｍｉｌｋ用いるＭ
工５ＰＥＴのしきい値電圧が０．５Ｖ程度と低くなるよ
うに制御する。この低しぎい値′屯圧ｒ得るには、５１
０２膜１１により打込みボロンが食わｎる現象？考慮す
る必をがあ、６７）Ｋ、Ｅｌｉ０２１１ｒＡ１１下１ｃ
ｉ上記二直打込みにＪ：ｖボロンが高張度に打込”ｆｔ
ｌてｂるために、采ロンが食わｎるの盆充分に補償し、
光分なボロン濃度に保持するごとができる。
次いで第８図の如く、化学的気、４４Ｊ成表技術によつ
て２７７層目不純物ドープド低抵抗ポリシリコン紮全面
に成長８せ、これ孕エンチングでパターニングして素子
領域Ｂ、Ｃ！、Ｄに２層目ポリシリコンのコントロール
ゲートｔｉ１５．０ＭＯ８の各ケー）’ｉ極１６．１７
奮宍り形成する。第８図には、こ扛らの各ゲート電極２
マスクとして下地の５ｉ０２１ＦＪ １１．１２ｔエツ
チングし、更にコントロールゲートｍａ＋５下のフロー
ティングゲート１０及び８１０２膜６ケエツチング（瓜
ね切り）し１こ状態が示もれている。なお、第７図にボ
したボロンの２重打込み領域（８＋１４）はｍ８図では
十印１８で示している。
て２７７層目不純物ドープド低抵抗ポリシリコン紮全面
に成長８せ、これ孕エンチングでパターニングして素子
領域Ｂ、Ｃ！、Ｄに２層目ポリシリコンのコントロール
ゲートｔｉ１５．０ＭＯ８の各ケー）’ｉ極１６．１７
奮宍り形成する。第８図には、こ扛らの各ゲート電極２
マスクとして下地の５ｉ０２１ＦＪ １１．１２ｔエツ
チングし、更にコントロールゲートｍａ＋５下のフロー
ティングゲート１０及び８１０２膜６ケエツチング（瓜
ね切り）し１こ状態が示もれている。なお、第７図にボ
したボロンの２重打込み領域（８＋１４）はｍ８図では
十印１８で示している。
次いで第９図の如く、全曲を戦く熱酸化してシリコン及
びポリシリコンの表面にｓ１０ｘｌ１Ｍ１９．２０葡成
長δぜる。
びポリシリコンの表面にｓ１０ｘｌ１Ｍ１９．２０葡成
長δぜる。
欠いて第１０図の如く、公知のイオン打込み技や１１に
より、谷ゲート″ＲＬ極ｒマスクの一部として用−てＮ
型不縄′ｍ（けりえはリン）、Ｐ型不軸物（レリえはボ
ロン）を父互にイオンす］込みする。これによって、紮
子鋼域Ａ、Ｂ、Ｏにソース又はドレイン領域としてのＮ
型拡散領域２１及び２２．２３及び２４．２５及び２
６ｒ形成し、かつ素子領域りにソース又はドレインの領
域としてのＰ＋型拡散領域２７及び２８紫形成する。
より、谷ゲート″ＲＬ極ｒマスクの一部として用−てＮ
型不縄′ｍ（けりえはリン）、Ｐ型不軸物（レリえはボ
ロン）を父互にイオンす］込みする。これによって、紮
子鋼域Ａ、Ｂ、Ｏにソース又はドレイン領域としてのＮ
型拡散領域２１及び２２．２３及び２４．２５及び２
６ｒ形成し、かつ素子領域りにソース又はドレインの領
域としてのＰ＋型拡散領域２７及び２８紫形成する。
次いで１Ａｌ１図の如く、化学的り構成長技術で全面に
付着せしめたリンシリケートガラス膜２９？フオトエツ
チングで加工して各コンタクトホール音間け、更に真空
蒸看孜術で付着せしめたアルミニウム牙フォトエツチン
グで加工して上記各フンタクトホール内に被眉芒扛窺各
アルミニウム配線３０．３１．３２ｒ形成する。
付着せしめたリンシリケートガラス膜２９？フオトエツ
チングで加工して各コンタクトホール音間け、更に真空
蒸看孜術で付着せしめたアルミニウム牙フォトエツチン
グで加工して上記各フンタクトホール内に被眉芒扛窺各
アルミニウム配線３０．３１．３２ｒ形成する。
以上のプロセスによって、次の４棹類のＭＩＳＦＥＴ’
（ｚ有する（ＩＩ！ＭＯ８型ＥＰ’ＲＯＭが作成ａｎる
。
（ｚ有する（ＩＩ！ＭＯ８型ＥＰ’ＲＯＭが作成ａｎる
。
ＭＯ８Ｉニア５０Ａと比叔的厚いゲート酸化膜６ｒ有し
、かつチャネル部に低濃度のボロンがドープδｎた高耐
圧、低しきい値電圧（ｏ、５Ｖ ）（７）ＮチャネルＭ
ＩＳＦＥＴ ＭＯ８ｍニア５ＱＡと比載的摩いゲート酸化膜ｒ有し、
フローティングゲート１０及びコントロールゲート１５
忙有する２層ポリシリコンゲート構造の低しきめ値メモ
リ素子。
、かつチャネル部に低濃度のボロンがドープδｎた高耐
圧、低しきい値電圧（ｏ、５Ｖ ）（７）ＮチャネルＭ
ＩＳＦＥＴ ＭＯ８ｍニア５ＱＡと比載的摩いゲート酸化膜ｒ有し、
フローティングゲート１０及びコントロールゲート１５
忙有する２層ポリシリコンゲート構造の低しきめ値メモ
リ素子。
ＭＯＳ２ ： ５００Ａと比較的薄いゲート酸化膜１１
ケ有し、チャネル部にボロンが高濃度にドープちれ、Ｍ
ＯＳ３と高速の０Ｍ０Ｓケ構成テるＮチャオ・ルＭＩＳ
ＦＩｉｌｉＴ０ＭＯ８３：５００Ａと比較的薄いゲート
酸化膜１１’ｚ有し、チャネル部にボロンが高濃度にド
ープさｆＬ、ＭＯＳ２と高速の０Ｍ０Ｂｆ構成下る低し
きい値電圧のＰチャネルＭＩＳＦ］ｆｌＴ。
ケ有し、チャネル部にボロンが高濃度にドープちれ、Ｍ
ＯＳ３と高速の０Ｍ０Ｓケ構成テるＮチャオ・ルＭＩＳ
ＦＩｉｌｉＴ０ＭＯ８３：５００Ａと比較的薄いゲート
酸化膜１１’ｚ有し、チャネル部にボロンが高濃度にド
ープさｆＬ、ＭＯＳ２と高速の０Ｍ０Ｂｆ構成下る低し
きい値電圧のＰチャネルＭＩＳＦ］ｆｌＴ。
上記した如く、不実施タリによれば、１層目ポリシリコ
ンヶゲートとし、−比叔的埋Ａゲート酸化腹２有し、チ
ャネル部に低濃度のボロンがドープされたＭＯ８Ｉ及び
メモリ素子に共ｒこ低しきい値電圧７示すと共に、尚耐
圧を示すものとなる。こｎば、ゲート酸化膜を逃択的に
〃くすると同時に、ボロンのイオン打込みｒ一度たけ行
なっているπめＶＣゼｊ睨性艮〈実現でさる。能力、２
層目ポリシリコンケゲートとし、比戦的薄込ゲート畷化
映を有し、かつチャネル部に高濃度のボロンがドープ烙
れたＭＯＳ３に工って、低しきい値で高速のＣＭＯＢ′
ｆ作成することができる。こｎは、ゲート酸化膜勿選択
的に博くシ、かつボロンのイオン打込みに２度重ねて行
なうからである。 ′このように、各棟のＭＯＳの
製造にマスクの追加なしに簡略に行なえると共に、そｎ
らのしきいｆ１ｕ電圧もボロンの選択的打込みで容易に
制御することができ、しかも高密度に谷素子を作成でき
る。
ンヶゲートとし、−比叔的埋Ａゲート酸化腹２有し、チ
ャネル部に低濃度のボロンがドープされたＭＯ８Ｉ及び
メモリ素子に共ｒこ低しきい値電圧７示すと共に、尚耐
圧を示すものとなる。こｎば、ゲート酸化膜を逃択的に
〃くすると同時に、ボロンのイオン打込みｒ一度たけ行
なっているπめＶＣゼｊ睨性艮〈実現でさる。能力、２
層目ポリシリコンケゲートとし、比戦的薄込ゲート畷化
映を有し、かつチャネル部に高濃度のボロンがドープ烙
れたＭＯＳ３に工って、低しきい値で高速のＣＭＯＢ′
ｆ作成することができる。こｎは、ゲート酸化膜勿選択
的に博くシ、かつボロンのイオン打込みに２度重ねて行
なうからである。 ′このように、各棟のＭＯＳの
製造にマスクの追加なしに簡略に行なえると共に、そｎ
らのしきいｆ１ｕ電圧もボロンの選択的打込みで容易に
制御することができ、しかも高密度に谷素子を作成でき
る。
なお、上６己のｈａにおいてｕ 、＠ Ｍ ０８のゲー
ト酸化膜の１１！４１すに上記に限られることになく、
様々に変化６ゼてｊ：い。また、上記の各牛尋体領域の
導１！型ｒ浬タイプに変候してもよい。更に、本発明は
ｇＦＲＯＭ以外にも、筒劇圧、低しきめ値′電圧、高速
の各化性ｒ有するＭＩ ＥＩＦ ＥＴからなる工Ｃ一般
１／ｉ：通用可能である。
ト酸化膜の１１！４１すに上記に限られることになく、
様々に変化６ゼてｊ：い。また、上記の各牛尋体領域の
導１！型ｒ浬タイプに変候してもよい。更に、本発明は
ｇＦＲＯＭ以外にも、筒劇圧、低しきめ値′電圧、高速
の各化性ｒ有するＭＩ ＥＩＦ ＥＴからなる工Ｃ一般
１／ｉ：通用可能である。
第１図、第２図、第３凶、第４図、第５図、第６図、第
７図、第８図、第９図、第１θ図及び第１１図は本発明
の実施列によるＥＥＰＲＯＭ６９製造方法紮工柳１１れ
に示す各断面図でめる。 なお、図面に示す符号にお−て、６・・・比ｒｗ的厚い
ゲート酸化膜、７及び１３・・・ボロンのイオンビーム
、８．１４及び１８・・・ボロン打込み領域、９及び１
０・・・１層目ポリシリコンゲート、１１・・・比較的
薄いゲート酸化膜、１５．１６及び１７・・・２層目ポ
リシリコンゲート、ＭｏＢ２・・・高耐圧、低しきい値
電圧のＮチャネルＭ工５ＦＥＴ、ＭＯ８ｍ・・・２層ポ
リシリコン構造のメモリ累子、ＭｏＢ２・・・０ＭＯ８
用のＮチャネルＭ工５ＰＥＴ、ＭＯ８３・・・０ＭＯ８
用の低しきｈ値電圧のＰチャネルＭ工５ＦＥＴ。
７図、第８図、第９図、第１θ図及び第１１図は本発明
の実施列によるＥＥＰＲＯＭ６９製造方法紮工柳１１れ
に示す各断面図でめる。 なお、図面に示す符号にお−て、６・・・比ｒｗ的厚い
ゲート酸化膜、７及び１３・・・ボロンのイオンビーム
、８．１４及び１８・・・ボロン打込み領域、９及び１
０・・・１層目ポリシリコンゲート、１１・・・比較的
薄いゲート酸化膜、１５．１６及び１７・・・２層目ポ
リシリコンゲート、ＭｏＢ２・・・高耐圧、低しきい値
電圧のＮチャネルＭ工５ＦＥＴ、ＭＯ８ｍ・・・２層ポ
リシリコン構造のメモリ累子、ＭｏＢ２・・・０ＭＯ８
用のＮチャネルＭ工５ＰＥＴ、ＭＯ８３・・・０ＭＯ８
用の低しきｈ値電圧のＰチャネルＭ工５ＦＥＴ。
Claims (1)
- 【特許請求の範囲】 ｌ、第１のポリシリコン層からなるゲート電極を有する
第１のＭ工Ｓ ＦＥＴと、第２のポリシリコン層からな
るゲート電極ｒ有する第２０Ｍ工５ＦＥＴとが共通の半
導体基体に設けらル、前記第１のＭ工ＳＦ］１ＩｉＴは
比較的厚いゲート絶縁膜會有し、かつ前記第２のＭ工Ｓ
ＦｆｉＴに比較的薄いゲート絶縁膜ｔ；にすること’
に％徴とする半導体集積回路装置。 ２、前記第１のＭ工８ＦＥＴのチアンネル部に比較−低
＃度の不純物がドープされており、かつ前記第２０Ｍ工
５ＦＥＴのチャネル郡に比較的高濃度の不純物がドープ
さ牡ていること葡脅徴とする特許請求の範囲第１ｇｌ記
載の半導体集積回路装置。 ３、半導体基体の一生面を各素子領域に分離する工程と
、全素子鎖酸に比較的厚いケート絶縁＆＋！を形成する
工程と、この絶絃腺′に通して全菓子領域に不純物音ド
ープする工程と、第１の素子領域の比較的厚いゲート絶
縁膜上に１鳥目のポリシリコン層からなるゲート電極を
形成する工程と、第２の素子領域上の比較的厚いゲート
絶＃膜を除去した後そこに比較的薄いゲート絶縁膜を形
成する工程と、この薄いゲート絶縁膜葡通して第２の素
子領域に不純物ｔドープする工程と、この第２の素子領
域の比較的凄いゲート絶縁膜上に２層目のポリシリコン
層からなるゲート電極音形成する工程とｔ有することｔ
−９徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194716A JPS5984571A (ja) | 1982-11-08 | 1982-11-08 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194716A JPS5984571A (ja) | 1982-11-08 | 1982-11-08 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5984571A true JPS5984571A (ja) | 1984-05-16 |
| JPH0554268B2 JPH0554268B2 (ja) | 1993-08-12 |
Family
ID=16329055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57194716A Granted JPS5984571A (ja) | 1982-11-08 | 1982-11-08 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984571A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220736A (ja) * | 2006-02-14 | 2007-08-30 | Toshiba Corp | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591877A (en) * | 1978-12-30 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
-
1982
- 1982-11-08 JP JP57194716A patent/JPS5984571A/ja active Granted
Patent Citations (2)
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|---|---|---|---|---|
| JP2007220736A (ja) * | 2006-02-14 | 2007-08-30 | Toshiba Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0554268B2 (ja) | 1993-08-12 |
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