JPH0554759B2 - - Google Patents
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- JPH0554759B2 JPH0554759B2 JP60104251A JP10425185A JPH0554759B2 JP H0554759 B2 JPH0554759 B2 JP H0554759B2 JP 60104251 A JP60104251 A JP 60104251A JP 10425185 A JP10425185 A JP 10425185A JP H0554759 B2 JPH0554759 B2 JP H0554759B2
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- JP
- Japan
- Prior art keywords
- pulse
- circuit
- signal
- output
- count value
- Prior art date
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- Expired - Lifetime
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- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は、VTR（ビデオテープレコーダ）にお
けるクロマ信号の低域変換用に用いて好適な
PLL（フエーズ・ロツクド・ループ）回路に関す
るもので、特に水平同期パルスとパルス幅が異る
等価パルス及び垂直同期パルスに起因するPLL
回路の同期はずれを防止せんとするものである。
けるクロマ信号の低域変換用に用いて好適な
PLL（フエーズ・ロツクド・ループ）回路に関す
るもので、特に水平同期パルスとパルス幅が異る
等価パルス及び垂直同期パルスに起因するPLL
回路の同期はずれを防止せんとするものである。
(ロ) 従来の技術
昭和56年11月10日に日本放送出版協会から発行
された「NHKホームビデオ技術」第95頁図７−
24には、水平同期パルスと等価パルスと垂直同期
パルスとから成る複合同期信号に同期した出力信
号を得る為のPLL回路が記載されている。前記
PLL回路は、VCO（電圧制御発振器）と、該
VCOの出力信号を分周する分周回路と、複合同
期信号と前記分周回路の出力信号とを比較し誤差
信号を発生する位相比較回路とを備えており、前
記誤差信号を前記VCOに印加することにより、
前記VCOの発信周波数及び位相を前記複合同期
信号中の水平同期パルスの周波数及び位相に一致
させるものである。
された「NHKホームビデオ技術」第95頁図７−
24には、水平同期パルスと等価パルスと垂直同期
パルスとから成る複合同期信号に同期した出力信
号を得る為のPLL回路が記載されている。前記
PLL回路は、VCO（電圧制御発振器）と、該
VCOの出力信号を分周する分周回路と、複合同
期信号と前記分周回路の出力信号とを比較し誤差
信号を発生する位相比較回路とを備えており、前
記誤差信号を前記VCOに印加することにより、
前記VCOの発信周波数及び位相を前記複合同期
信号中の水平同期パルスの周波数及び位相に一致
させるものである。
(ハ) 発明が解決しようとする問題点
しかしながら、前記複合同期信号中には、水平
同期パルスよりもパルス幅の狭い等価パルスや、
前記水平同期パルスよりもパルス幅の広い垂直同
期パルスが含まれている為、VCOが水平同期パ
ルスに位相ロツクされているとき、前記等価パル
スや垂直同期パルスが位相比較回路に印加される
と、前記位相比較回路から誤差信号が発生し、前
記VCOの発振周波数及び位相が変化するという
欠点があつた。例えば、第３図イに示す如く水平
同期パルスＡ、等価パルスＢ、及び垂直同期パル
スＣからなる複合同期信号とVCOの出力信号を
分周して得られる第３図ロに示す信号との位相比
較を行うと、第３図ハに示す信号が位相比較回路
の出力に得られるが、水平同期パルスＡに関して
得られる正負対象の信号A′はローパスフイルタ
を通すことにより零となるので誤差信号とならな
いが、等価パルスＢに関して得られる信号B′は
負の誤差信号となり、垂直同期パルスＣに関して
得られる信号C′は正の誤差信号となるので、PLL
回路が同期はずれを生じる危険があつた。
同期パルスよりもパルス幅の狭い等価パルスや、
前記水平同期パルスよりもパルス幅の広い垂直同
期パルスが含まれている為、VCOが水平同期パ
ルスに位相ロツクされているとき、前記等価パル
スや垂直同期パルスが位相比較回路に印加される
と、前記位相比較回路から誤差信号が発生し、前
記VCOの発振周波数及び位相が変化するという
欠点があつた。例えば、第３図イに示す如く水平
同期パルスＡ、等価パルスＢ、及び垂直同期パル
スＣからなる複合同期信号とVCOの出力信号を
分周して得られる第３図ロに示す信号との位相比
較を行うと、第３図ハに示す信号が位相比較回路
の出力に得られるが、水平同期パルスＡに関して
得られる正負対象の信号A′はローパスフイルタ
を通すことにより零となるので誤差信号とならな
いが、等価パルスＢに関して得られる信号B′は
負の誤差信号となり、垂直同期パルスＣに関して
得られる信号C′は正の誤差信号となるので、PLL
回路が同期はずれを生じる危険があつた。
ところで、微分回路と所定レベルのスライサと
を組み合わせた回路を用いれば、パルス幅の広
い、パルスのパルス幅圧縮を行うことが出来るの
で、前記第３図イの複合同期信号を前記回路に通
せば、垂直同期パルスのパルス幅を水平同期パル
スのパルス幅に略等しくすることが出来る。しか
しながら、前記回路を用いても等価パルスのパル
ス幅を伸張することは出来ず、PLL回路が同期
はずれを生じる危険は未だ解消されない。
を組み合わせた回路を用いれば、パルス幅の広
い、パルスのパルス幅圧縮を行うことが出来るの
で、前記第３図イの複合同期信号を前記回路に通
せば、垂直同期パルスのパルス幅を水平同期パル
スのパルス幅に略等しくすることが出来る。しか
しながら、前記回路を用いても等価パルスのパル
ス幅を伸張することは出来ず、PLL回路が同期
はずれを生じる危険は未だ解消されない。
(ニ) 問題点を解決するための手段
本発明は、上述の点に鑑み成されたもので、複
合同期信号を、該複合同期信号中の等価パルスの
パルス幅を水平同期パルスのパルス幅と略等しく
なる様伸張するとともに、前記複合同期信号中の
垂直同期パルスのパルス幅を水平同期パルスのパ
ルス幅と略等しくなる様圧縮するパルス整形回路
を設け、該パルス整形回路の出力信号を1/2Ｈキ
ラー回路を介して位相比較回路に印加する様にし
た点を特徴とする。
合同期信号を、該複合同期信号中の等価パルスの
パルス幅を水平同期パルスのパルス幅と略等しく
なる様伸張するとともに、前記複合同期信号中の
垂直同期パルスのパルス幅を水平同期パルスのパ
ルス幅と略等しくなる様圧縮するパルス整形回路
を設け、該パルス整形回路の出力信号を1/2Ｈキ
ラー回路を介して位相比較回路に印加する様にし
た点を特徴とする。
(ホ) 作用
本発明に依れば、位相比較回路に印加されるパ
ルスのパルス幅を略一定にすることが出来るの
で、PLL回路を誤動作無く正常に動作させるこ
とが出来る。
ルスのパルス幅を略一定にすることが出来るの
で、PLL回路を誤動作無く正常に動作させるこ
とが出来る。
(ヘ) 実施例
第１図は、本発明の一実施例を示す回路図で、
１は複合同期信号が印加される入力端子２とクロ
ツクパルスが印加されるクロツク端子３とを有す
るパルス整形回路、４は該パルス整形回路１の出
力信号中に含まれる等価パルスの一部を削除する
１／２Ｈキラー回路、５は320Hの発振周波数を有す
るVCO、６は該VCO５の出力信号を1/320に分
周する分周回路、７は前記1/2Ｈキラー回路４の
出力信号の位相と前記分周回路６の出力信号の位
相とを比較し誤差信号を発生する位相比較回路、
及び８は該位相比較回路７の出力信号を前記
VCO５に印加する為のループフイルタである。
１は複合同期信号が印加される入力端子２とクロ
ツクパルスが印加されるクロツク端子３とを有す
るパルス整形回路、４は該パルス整形回路１の出
力信号中に含まれる等価パルスの一部を削除する
１／２Ｈキラー回路、５は320Hの発振周波数を有す
るVCO、６は該VCO５の出力信号を1/320に分
周する分周回路、７は前記1/2Ｈキラー回路４の
出力信号の位相と前記分周回路６の出力信号の位
相とを比較し誤差信号を発生する位相比較回路、
及び８は該位相比較回路７の出力信号を前記
VCO５に印加する為のループフイルタである。
入力端子２には、第４図イに示される所定のパ
ルス幅の水平同期パルスＡ、前記水平同期パルス
よりも狭いパルス幅の等価パルスＢ、及び前記水
平同期パルスよりも広いパルス幅の垂直同期パル
スＣを含む複合同期信号が印加される。そして、
前記複合同期信号は、パルス整形回路１で整形さ
れ、該パルス整形回路１の出力端には、第４図ロ
に示す如き略一定のパルス幅を有するパルスのパ
ルス列が得られる。前記パルス整形回路１の出力
信号は、1/2Ｈキラー回路４に印加され、等価パ
ルス及び垂直同期パルスのうちの1/2Ｈ周期のも
のが削除される。従つて、1/2Ｈキラー回路４の
出力端には1H周期の略一定のパルス幅を有する
パルスのみが発生する。前記1/2Ｈキラー回路４
の出力に得られるパルスは、位相比較回路７印加
され、第４図ハに示す分周回路６の出力信号と位
相比較される。前記位相比較回路７は、前記1/2
Ｈキラー回路４の出力信号が「Ｈ」で前記分周回
路６の出力信号が「Ｌ」の時出力「Ｌ」を、前記
１／２Ｈキラー回路４の出力信号が「Ｈ」で前記分
周回路６の出力信号が「Ｈ」の時出力「Ｈ」を、
それ以外の時出力「０」を発生するものであるか
ら、前記位相比較回路７の出力信号は、第４図ニ
の如くなる。そして、前記第４図ニの出力信号が
誤差信号としてループフイルタ８を介してVCO
５に印加されることにより、前記VCO５の発振
周波数及び位相が制御され、出力端子９に水平同
期パルスに同期した320Hの出力信号が得られる。
ルス幅の水平同期パルスＡ、前記水平同期パルス
よりも狭いパルス幅の等価パルスＢ、及び前記水
平同期パルスよりも広いパルス幅の垂直同期パル
スＣを含む複合同期信号が印加される。そして、
前記複合同期信号は、パルス整形回路１で整形さ
れ、該パルス整形回路１の出力端には、第４図ロ
に示す如き略一定のパルス幅を有するパルスのパ
ルス列が得られる。前記パルス整形回路１の出力
信号は、1/2Ｈキラー回路４に印加され、等価パ
ルス及び垂直同期パルスのうちの1/2Ｈ周期のも
のが削除される。従つて、1/2Ｈキラー回路４の
出力端には1H周期の略一定のパルス幅を有する
パルスのみが発生する。前記1/2Ｈキラー回路４
の出力に得られるパルスは、位相比較回路７印加
され、第４図ハに示す分周回路６の出力信号と位
相比較される。前記位相比較回路７は、前記1/2
Ｈキラー回路４の出力信号が「Ｈ」で前記分周回
路６の出力信号が「Ｌ」の時出力「Ｌ」を、前記
１／２Ｈキラー回路４の出力信号が「Ｈ」で前記分
周回路６の出力信号が「Ｈ」の時出力「Ｈ」を、
それ以外の時出力「０」を発生するものであるか
ら、前記位相比較回路７の出力信号は、第４図ニ
の如くなる。そして、前記第４図ニの出力信号が
誤差信号としてループフイルタ８を介してVCO
５に印加されることにより、前記VCO５の発振
周波数及び位相が制御され、出力端子９に水平同
期パルスに同期した320Hの出力信号が得られる。
前記パルス整形回路１は、第２図に示す如きも
ので、入力端子１０に印加された複合同期信号の
各パルスの立上りでセツトされる第１フリツプフ
ロツプ回路１１と、該第１フリツプフロツプ回路
１１のＱ出力及びクロツク端子１２に印加された
クロツクパルスのアンドをとる第１アンドゲート
１３と、該第１アンドゲート１３の内力端に得ら
れるクロツクパルスを計数するカウンタ１４と、
該カウンタ１４の計数が第１の所定値に達したと
き出力信号を発生する第１デコーダ１５と、前記
カウンタ１４の計数が第２の所定値になつたとき
出力信号を発生する第２デコーダ１６と、入力パ
ルス及び前記第１デコーダ１５の出力信号に応じ
てセツト信号を発生する第２アンドゲート１７
と、該第２アンドゲート１７の出力信号をセツト
信号とし、前記第２デコーダ１６の出力信号をリ
セツト信号とする第２フリツプフロツプ回路１８
と、入力信号と前記第１フリツプフロツプ回路１
８の出力とのオアをとるオアゲート１９と、該
オアゲート１９の出力信号と前記第１フリツプフ
ロツプ回路１１のＱ出力とのアンドをとる第３ア
ンドゲート２０と、入力信号と前記第１フリツプ
フロツプ回路１１のＱ出力とに応じて前記カウン
タ１４のリセツト信号を発生するノアゲートとを
有するものである。
ので、入力端子１０に印加された複合同期信号の
各パルスの立上りでセツトされる第１フリツプフ
ロツプ回路１１と、該第１フリツプフロツプ回路
１１のＱ出力及びクロツク端子１２に印加された
クロツクパルスのアンドをとる第１アンドゲート
１３と、該第１アンドゲート１３の内力端に得ら
れるクロツクパルスを計数するカウンタ１４と、
該カウンタ１４の計数が第１の所定値に達したと
き出力信号を発生する第１デコーダ１５と、前記
カウンタ１４の計数が第２の所定値になつたとき
出力信号を発生する第２デコーダ１６と、入力パ
ルス及び前記第１デコーダ１５の出力信号に応じ
てセツト信号を発生する第２アンドゲート１７
と、該第２アンドゲート１７の出力信号をセツト
信号とし、前記第２デコーダ１６の出力信号をリ
セツト信号とする第２フリツプフロツプ回路１８
と、入力信号と前記第１フリツプフロツプ回路１
８の出力とのオアをとるオアゲート１９と、該
オアゲート１９の出力信号と前記第１フリツプフ
ロツプ回路１１のＱ出力とのアンドをとる第３ア
ンドゲート２０と、入力信号と前記第１フリツプ
フロツプ回路１１のＱ出力とに応じて前記カウン
タ１４のリセツト信号を発生するノアゲートとを
有するものである。
第４図イの水平同期パルスＡが入力端子１０に
印加されると、その立上りで第１フリツプフロツ
プ１１がセツトされ、Ｑ出力が「Ｈ」になる。そ
の時、第２フリツプフロツプ回路１８はリセツト
されており、出力が「Ｈ」になつており、オア
ゲート１９の出力が「Ｈ」になつているので、前
記第１フリツプフロツプ回路１１のＱ出力が
「Ｈ」になると第３アンドゲート２０の出力が
「Ｈ」になり、出力信号が水平同期パルスと同時
に立上る。前記第１フリツプフロツプ回路１１の
Ｑ出力が「Ｈ」になると、クロツクパルスが第１
アンドゲート１３を介してカウンタ１４に印加さ
れ、前記カウンタ１４の計数が開始される。前記
カウンタ１４の計数が進み第１の所定値に達する
と、第１デコーダ１５から出力信号が発生する。
前記第１デコーダ１５からの出力信号の発生は、
水平同期信号の立下がりよりも早く、等価パルス
の立下りよりも遅い時間に設定されているので、
前記第１デコーダ１５の出力信号が発生すると第
２アンドゲート１７の出力が「Ｈ」になり、第２
フリツプフロツプ回路１８がセツトされる。その
為、前記第２フリツプフロツプ回路１８の出力
が「Ｌ」になるが、未だ水平同期信号が存在する
為、オアゲート１９の出力は「Ｈ」となり続け、
出力端子２１の状態は変化しない。更に時間が経
過し、水平同期信号が立下がると、オアゲート１
９の出力が「Ｌ」になり、第３アンドゲート２０
の出力も「Ｌ」になるので、第４図イの水平同期
パルスＡに応じて出力端子２１に第４図ロに示す
出力信号A′が得られる。前記水平同期信号の立
下りから少許時間が経過し、カウンタ１４の値が
第２の所定値に達すると、第２デコーダ１６から
出力信号が発生し、第１及び第２フリツプフロツ
プ回路１１及び１８がリセツトされ、第２図の回
路は初期状態に戻る。
印加されると、その立上りで第１フリツプフロツ
プ１１がセツトされ、Ｑ出力が「Ｈ」になる。そ
の時、第２フリツプフロツプ回路１８はリセツト
されており、出力が「Ｈ」になつており、オア
ゲート１９の出力が「Ｈ」になつているので、前
記第１フリツプフロツプ回路１１のＱ出力が
「Ｈ」になると第３アンドゲート２０の出力が
「Ｈ」になり、出力信号が水平同期パルスと同時
に立上る。前記第１フリツプフロツプ回路１１の
Ｑ出力が「Ｈ」になると、クロツクパルスが第１
アンドゲート１３を介してカウンタ１４に印加さ
れ、前記カウンタ１４の計数が開始される。前記
カウンタ１４の計数が進み第１の所定値に達する
と、第１デコーダ１５から出力信号が発生する。
前記第１デコーダ１５からの出力信号の発生は、
水平同期信号の立下がりよりも早く、等価パルス
の立下りよりも遅い時間に設定されているので、
前記第１デコーダ１５の出力信号が発生すると第
２アンドゲート１７の出力が「Ｈ」になり、第２
フリツプフロツプ回路１８がセツトされる。その
為、前記第２フリツプフロツプ回路１８の出力
が「Ｌ」になるが、未だ水平同期信号が存在する
為、オアゲート１９の出力は「Ｈ」となり続け、
出力端子２１の状態は変化しない。更に時間が経
過し、水平同期信号が立下がると、オアゲート１
９の出力が「Ｌ」になり、第３アンドゲート２０
の出力も「Ｌ」になるので、第４図イの水平同期
パルスＡに応じて出力端子２１に第４図ロに示す
出力信号A′が得られる。前記水平同期信号の立
下りから少許時間が経過し、カウンタ１４の値が
第２の所定値に達すると、第２デコーダ１６から
出力信号が発生し、第１及び第２フリツプフロツ
プ回路１１及び１８がリセツトされ、第２図の回
路は初期状態に戻る。
次に、入力端子１０に第４図イの等価パルスＢ
が印加されると、その立上りで第１フリツプフロ
ツプ回路１１がセツトされ、Ｑ出力が「Ｈ」にな
る。その時、第２フリツプフロツプ回路１８はリ
セツトされており、出力が「Ｈ」になつている
ので、前記等価パルスの立上りに応じて出力端子
２１が「Ｈ」となる。その後、前記等価パルスが
立下がつても第２フリツプフロツプ回路１８の
出力が「Ｈ」を維持し、オアゲート１９の出力も
「Ｈ」を維持するので、出力端子２１に得られる
出力信号も「Ｈ」を維持する。第１フリツプフロ
ツプ回路１１のＱ出力が「Ｈ」になるとカウンタ
１４が計数を開始し、前記カウンタ１４の値が第
１の所定値に達すると第１デコーダ１５から
「Ｈ」出力が発生するが、その時点では入力信号
が「Ｌ」になつているので、第２アンドゲート１
８から出力が発生せず、第２フリツプフロツプ回
路１８はセツトされない。カウンタ１４の計数が
進み第２の所定値に達すると、第２デコーダ１６
から「Ｈ」出力が発生し、第１フリツプフロツプ
回路１１がリセツトされるので、そのＱ出力が
「Ｌ」になり、第３アンドゲート２０の出力も
「Ｌ」になる。従つて、第４図イの等価パルスＢ
に応じて出力端子２１に第４図ロに示す出力信号
B′が得られる。
が印加されると、その立上りで第１フリツプフロ
ツプ回路１１がセツトされ、Ｑ出力が「Ｈ」にな
る。その時、第２フリツプフロツプ回路１８はリ
セツトされており、出力が「Ｈ」になつている
ので、前記等価パルスの立上りに応じて出力端子
２１が「Ｈ」となる。その後、前記等価パルスが
立下がつても第２フリツプフロツプ回路１８の
出力が「Ｈ」を維持し、オアゲート１９の出力も
「Ｈ」を維持するので、出力端子２１に得られる
出力信号も「Ｈ」を維持する。第１フリツプフロ
ツプ回路１１のＱ出力が「Ｈ」になるとカウンタ
１４が計数を開始し、前記カウンタ１４の値が第
１の所定値に達すると第１デコーダ１５から
「Ｈ」出力が発生するが、その時点では入力信号
が「Ｌ」になつているので、第２アンドゲート１
８から出力が発生せず、第２フリツプフロツプ回
路１８はセツトされない。カウンタ１４の計数が
進み第２の所定値に達すると、第２デコーダ１６
から「Ｈ」出力が発生し、第１フリツプフロツプ
回路１１がリセツトされるので、そのＱ出力が
「Ｌ」になり、第３アンドゲート２０の出力も
「Ｌ」になる。従つて、第４図イの等価パルスＢ
に応じて出力端子２１に第４図ロに示す出力信号
B′が得られる。
更に、入力端子１０に第４図イの垂直同期パル
スＣが印加されると、その立上りで第１フリツプ
フロツプ回路１１がセツトされ、Ｑ出力が「Ｈ」
になり、等価パルスＢの時と同様、出力端子２１
が「Ｈ」になる。そして、カウンタ１４の計数が
進み、第１デコーダ１５から「Ｈ」出力が発生す
ると、第２アンドゲート１７がセツトされ第２フ
リツプフロツプ回路１８の出力が「Ｌ」になる
が、入力信号が「Ｈ」状態を維持しているので、
出力信号の状態は変わらない。カウンタ１４の値
が第２の所定値に達し、第２デコーダ１６の出力
が「Ｈ」になると、第１及び第２フリツプフロツ
プ回路１１及び１８がリセツトされ、前記第１フ
リツプフロツプ回路１１のＱ出力が「Ｌ」になる
ので、出力信号も「Ｌ」になる。従つて、第４図
イの垂直同期パルスＣに応じて出力端子２１に第
４図ロに示す出力信号C′が得られる。それ故、第
２図のパルス整形回路を用いれば、水平同期パル
スよりも狭いパルス幅の等価パルス及び水平同期
パルスよりも広いパルス幅を有する垂直同期パル
スを水平同期パルスと略等しいパルス幅にするこ
とが出来る。
スＣが印加されると、その立上りで第１フリツプ
フロツプ回路１１がセツトされ、Ｑ出力が「Ｈ」
になり、等価パルスＢの時と同様、出力端子２１
が「Ｈ」になる。そして、カウンタ１４の計数が
進み、第１デコーダ１５から「Ｈ」出力が発生す
ると、第２アンドゲート１７がセツトされ第２フ
リツプフロツプ回路１８の出力が「Ｌ」になる
が、入力信号が「Ｈ」状態を維持しているので、
出力信号の状態は変わらない。カウンタ１４の値
が第２の所定値に達し、第２デコーダ１６の出力
が「Ｈ」になると、第１及び第２フリツプフロツ
プ回路１１及び１８がリセツトされ、前記第１フ
リツプフロツプ回路１１のＱ出力が「Ｌ」になる
ので、出力信号も「Ｌ」になる。従つて、第４図
イの垂直同期パルスＣに応じて出力端子２１に第
４図ロに示す出力信号C′が得られる。それ故、第
２図のパルス整形回路を用いれば、水平同期パル
スよりも狭いパルス幅の等価パルス及び水平同期
パルスよりも広いパルス幅を有する垂直同期パル
スを水平同期パルスと略等しいパルス幅にするこ
とが出来る。
第５図は、第１図の位相比較回路７の具体回路
例を示すもので、２２第１図の分周回路６の出力
信号（第４図ハの波形）が印加される第１入力端
子、２３は第１図の1/2Ｈキラー回路４の出力信
号（第４図ロの波形）が印加される第２入力端
子、２４はナンドゲート、２５はインバータ、２
６はアンドゲート、２７はＰチヤンネルFET、
２８はＮチヤンネルFET及び２９は出力端子で
ある。いま第１入力端子２２が「Ｌ」、第２入力
端子２３が「Ｈ」であるとすれば、Ｐチヤンネル
FET２７がオフ、ＮチヤンネルFET２８がオン
になり、出力端子２９が「Ｌ」になる。また、第
１入力端子２２が「Ｈ」、第２入力端子２３が
「Ｈ」であるとすれば、ＰチヤンネルFET２７が
オン、ＮチヤンネルFET２８がオフになり、出
力端子２９が「Ｈ」になる。更にその他の場合
は、ＰチヤンネルFET２７及びＮチヤンネル
FET２８がともにオフになり、出力端子２９が
「０」になる。従つて、第５図の位相比較回路を
用いれば、第４図ロ及びハの入力信号から第４図
ニの出力信号を得ることができる。
例を示すもので、２２第１図の分周回路６の出力
信号（第４図ハの波形）が印加される第１入力端
子、２３は第１図の1/2Ｈキラー回路４の出力信
号（第４図ロの波形）が印加される第２入力端
子、２４はナンドゲート、２５はインバータ、２
６はアンドゲート、２７はＰチヤンネルFET、
２８はＮチヤンネルFET及び２９は出力端子で
ある。いま第１入力端子２２が「Ｌ」、第２入力
端子２３が「Ｈ」であるとすれば、Ｐチヤンネル
FET２７がオフ、ＮチヤンネルFET２８がオン
になり、出力端子２９が「Ｌ」になる。また、第
１入力端子２２が「Ｈ」、第２入力端子２３が
「Ｈ」であるとすれば、ＰチヤンネルFET２７が
オン、ＮチヤンネルFET２８がオフになり、出
力端子２９が「Ｈ」になる。更にその他の場合
は、ＰチヤンネルFET２７及びＮチヤンネル
FET２８がともにオフになり、出力端子２９が
「０」になる。従つて、第５図の位相比較回路を
用いれば、第４図ロ及びハの入力信号から第４図
ニの出力信号を得ることができる。
(ト) 発明の効果
以上述べた如く、本発明に依れば、複合同期信
号中の水平同期信号に正しく同期した出力信号を
発生し得るPLL回路を提供出来る。特に、前記
PLL回路が等価パルスや垂直同期信号の悪影響
を受けないので、本発明に依れば同期はずれの無
い安定なPLL回路を提供出来る。更に実施例の
如く、水平同期パルスの立下りがカウンタの量子
化誤差の影響を受けない様にすれば、PLL回路
の安定性を更に高めることが出来る。
号中の水平同期信号に正しく同期した出力信号を
発生し得るPLL回路を提供出来る。特に、前記
PLL回路が等価パルスや垂直同期信号の悪影響
を受けないので、本発明に依れば同期はずれの無
い安定なPLL回路を提供出来る。更に実施例の
如く、水平同期パルスの立下りがカウンタの量子
化誤差の影響を受けない様にすれば、PLL回路
の安定性を更に高めることが出来る。
第１図は、本発明の一実施例を示す回路図、第
２図はそのパルス整形回路の具体回路例を示す回
路図、第３図イ乃至ハは従来回路の説明を行う為
の特性図、第４図イ乃至ニは本発明の説明を行う
為の特性図、及び第５図は第１図の位相比較回路
の具体回路例を示す回路図である。 主な図番の説明、１……パルス整形回路、５…
…VCO、７……位相比較回路、８……ループフ
イルタ。
２図はそのパルス整形回路の具体回路例を示す回
路図、第３図イ乃至ハは従来回路の説明を行う為
の特性図、第４図イ乃至ニは本発明の説明を行う
為の特性図、及び第５図は第１図の位相比較回路
の具体回路例を示す回路図である。 主な図番の説明、１……パルス整形回路、５…
…VCO、７……位相比較回路、８……ループフ
イルタ。
Claims (1)
- １ 複合同期信号が印加される入力端子と、該入
力端子に接続されたパルス整形回路と、該パルス
整形回路の出力端に接続された１／2Hキラー回
路と、VCOと、該VCOの発振出力信号を分周す
る分周回路と、前記１／2Hキラー回路の出力信
号と前記分周回路の出力信号との位相を比較し、
誤差信号を発生する位相比較回路と、前記誤差信
号を前記VCOに印加する為のループフイルタと
を備え、前記パルス整形回路は、前記複合同期信
号のパルスによつてセツトされるフリツプフロツ
プと、該フリツプフロツプがセツトされたことに
よつて所定周波数のクロツク信号を計数するカウ
ンタと、該カウンタが第１の計数値と第２の計数
値に達したことを検出する第１のデコーダ及び第
２のデコーダと、前記複合同期信号のパルスが第
１の計数値に達する前に消滅した時はパルス出力
を保持し、第１の計数値と第２の計数値の間でパ
ルスが消滅した時はその複合同期信号のパルスを
出力し、第２の計数値以後にパルスが存在する時
は第２の計数値の検出時にパルス出力を止めるパ
ルス発生回路から構成され、前記複合同期信号中
の等価パルスのパルス幅を水平同期パルスのパル
ス幅と略等しくなるように伸長し、前記複合同期
信号中の垂直同期パルスのパルス幅を前記水平同
期パルスのパルス幅と略等しくなるように圧縮す
ることを特徴としたPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60104251A JPS61281694A (ja) | 1985-05-16 | 1985-05-16 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60104251A JPS61281694A (ja) | 1985-05-16 | 1985-05-16 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61281694A JPS61281694A (ja) | 1986-12-12 |
| JPH0554759B2 true JPH0554759B2 (ja) | 1993-08-13 |
Family
ID=14375714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60104251A Granted JPS61281694A (ja) | 1985-05-16 | 1985-05-16 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61281694A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2849596B2 (ja) * | 1988-11-21 | 1999-01-20 | 日本電気三栄株式会社 | 垂直走査信号形成回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52112222A (en) * | 1976-03-17 | 1977-09-20 | Matsushita Electric Ind Co Ltd | Horizontal afc circuit |
| JPS59171459U (ja) * | 1983-04-30 | 1984-11-16 | 日本電気ホームエレクトロニクス株式会社 | 同期信号処理回路 |
| JPS61182375A (ja) * | 1985-02-07 | 1986-08-15 | Matsushita Electric Ind Co Ltd | 水平同期信号抽出回路 |
-
1985
- 1985-05-16 JP JP60104251A patent/JPS61281694A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61281694A (ja) | 1986-12-12 |
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