JPH0555838A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0555838A JPH0555838A JP3211799A JP21179991A JPH0555838A JP H0555838 A JPH0555838 A JP H0555838A JP 3211799 A JP3211799 A JP 3211799A JP 21179991 A JP21179991 A JP 21179991A JP H0555838 A JPH0555838 A JP H0555838A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- semiconductor
- semiconductor substrate
- insertion hole
- metallization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Microwave Amplifiers (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 半導体チップとメタライズとを電気的に接続
するリード線の長さを均一かつ短尺化できるようにし
て、性能の良い半導体装置が得られるようにする。 【構成】 半導体基板１において、半導体チップ２に上
下に貫通するチップ挿入孔１０を設け、このチップ挿入
孔１０に半導体チップ２を挿入する一方、このチップ挿
入孔１０の裏面側開口部分に対向する外部リード８sの
位置にチップ受突起１２を形成した。
するリード線の長さを均一かつ短尺化できるようにし
て、性能の良い半導体装置が得られるようにする。 【構成】 半導体基板１において、半導体チップ２に上
下に貫通するチップ挿入孔１０を設け、このチップ挿入
孔１０に半導体チップ２を挿入する一方、このチップ挿
入孔１０の裏面側開口部分に対向する外部リード８sの
位置にチップ受突起１２を形成した。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロ波増幅回路等
に使用される半導体装置に係り、特には、そのパッケー
ジ構造に関する。
に使用される半導体装置に係り、特には、そのパッケー
ジ構造に関する。
【０００２】
【従来の技術】図４は従来のマイクロ波増幅回路用Ｇa
Ａs−ＦＥＴとしての半導体装置の斜視図、図５は図４
のＢ−Ｂ線に沿う断面図、図６は図４の半導体装置を裏
面側から見た斜視図である。
Ａs−ＦＥＴとしての半導体装置の斜視図、図５は図４
のＢ−Ｂ線に沿う断面図、図６は図４の半導体装置を裏
面側から見た斜視図である。
【０００３】これらの図において、１はセラミックでで
きた半導体基板、２は半導体チップである。半導体基板
１には、その表面側から裏面側に連続してそれぞれ金等
でできたメタライズ４s，４g，４dが形成され、半導体
基板１の表面側に位置する一つのメタライズ４s上に半
導体チップ２が半田等により取り付けられるとともに、
この半導体チップ２と各メタライズ４s，４g，４dとが
金等のリード線６でそれぞれ接続されている。また、半
導体基板１の裏面側に位置する各メタライズ４s，４g，
４dにはそれぞれ鉄−ニッケル合金等でできたソース、
ゲート、ドレイン用の外部リード８s，８g，８dが銀等
でろう付けされており、その内の一つの外部リード８s
が半導体基板１を左右に横切るかたちで配置されてい
る。さらに、半導体チップ２とリード線６の保護のため
に、半導体基板１と半導体チップ２とを覆うように、逆
凹状のセラミックキャップ(図示省略)が配置されて封止
されている。
きた半導体基板、２は半導体チップである。半導体基板
１には、その表面側から裏面側に連続してそれぞれ金等
でできたメタライズ４s，４g，４dが形成され、半導体
基板１の表面側に位置する一つのメタライズ４s上に半
導体チップ２が半田等により取り付けられるとともに、
この半導体チップ２と各メタライズ４s，４g，４dとが
金等のリード線６でそれぞれ接続されている。また、半
導体基板１の裏面側に位置する各メタライズ４s，４g，
４dにはそれぞれ鉄−ニッケル合金等でできたソース、
ゲート、ドレイン用の外部リード８s，８g，８dが銀等
でろう付けされており、その内の一つの外部リード８s
が半導体基板１を左右に横切るかたちで配置されてい
る。さらに、半導体チップ２とリード線６の保護のため
に、半導体基板１と半導体チップ２とを覆うように、逆
凹状のセラミックキャップ(図示省略)が配置されて封止
されている。
【０００４】
【発明が解決しようとする課題】ところで、図４ないし
図６に示した従来の半導体装置においては、半導体基板
１の上に半導体チップ２がそのまま設置されている関係
上、半導体チップ２の上でリード線６が大きなループを
描くためにその長さが長くなり(図５参照)、そのため、
マイクロ波領域において、ノイズが発生したり、ゲイン
が低下するなど、特性劣化をもたらす。
図６に示した従来の半導体装置においては、半導体基板
１の上に半導体チップ２がそのまま設置されている関係
上、半導体チップ２の上でリード線６が大きなループを
描くためにその長さが長くなり(図５参照)、そのため、
マイクロ波領域において、ノイズが発生したり、ゲイン
が低下するなど、特性劣化をもたらす。
【０００５】さらに、半導体チップ２をメタライズ４s
に接着するためには主として半田が使用されるが、この
半田が半導体チップ２の設置領域を越えてメタライズ４
s上を余分に流れ出すと、リード線６との接合が困難に
なるため、半田が流出していないメタライズ４sの露出
位置までリード線６を余分に引き出して接合させる必要
が生じ、このため、リード線６の長さがばらつき、製品
性能が安定しなくなる。
に接着するためには主として半田が使用されるが、この
半田が半導体チップ２の設置領域を越えてメタライズ４
s上を余分に流れ出すと、リード線６との接合が困難に
なるため、半田が流出していないメタライズ４sの露出
位置までリード線６を余分に引き出して接合させる必要
が生じ、このため、リード線６の長さがばらつき、製品
性能が安定しなくなる。
【０００６】
【課題を解決するための手段】本発明は、上述した課題
を解決するためになされたもので、半導体チップとメタ
ライズとを電気的に接続するリード線の長さを均一かつ
短尺化できるようにして、性能の良い半導体装置が得ら
れるようにするものである。
を解決するためになされたもので、半導体チップとメタ
ライズとを電気的に接続するリード線の長さを均一かつ
短尺化できるようにして、性能の良い半導体装置が得ら
れるようにするものである。
【０００７】そのため、本発明の半導体装置では、半導
体基板に上下に貫通するチップ挿入孔を設け、このチッ
プ挿入孔に半導体チップを挿入する一方、このチップ挿
入孔の裏面側開口部分に対向する外部リードの位置にチ
ップ受突起を形成したものである。
体基板に上下に貫通するチップ挿入孔を設け、このチッ
プ挿入孔に半導体チップを挿入する一方、このチップ挿
入孔の裏面側開口部分に対向する外部リードの位置にチ
ップ受突起を形成したものである。
【０００８】
【作用】上記構成において、半導体チップは半導体基板
に設けたチップ挿入孔に挿入されて外部リードのチップ
受突起で支持されるので、半導体基板に一部埋設された
状態となり、そのため、半導体チップとメタライズとを
電気的に接続するリード線の長さが短くなる。しかも、
半導体チップの外部リードへの接着時にメタライズ上へ
の半田等の流れ出しがないので、リード線の長さが均一
にできる。
に設けたチップ挿入孔に挿入されて外部リードのチップ
受突起で支持されるので、半導体基板に一部埋設された
状態となり、そのため、半導体チップとメタライズとを
電気的に接続するリード線の長さが短くなる。しかも、
半導体チップの外部リードへの接着時にメタライズ上へ
の半田等の流れ出しがないので、リード線の長さが均一
にできる。
【０００９】
【実施例】図１は本発明の実施例に係る半導体装置の斜
視図、図２は図１のＡ−Ａ線に沿う断面図、図３は半導
体基板のメタライズに接続される一つの外部リードの斜
視図であり、図４ないし図６に示した従来例に対応する
部分には同一の符号を付す。
視図、図２は図１のＡ−Ａ線に沿う断面図、図３は半導
体基板のメタライズに接続される一つの外部リードの斜
視図であり、図４ないし図６に示した従来例に対応する
部分には同一の符号を付す。
【００１０】これらの図において、１は半導体基板、２
は半導体チップ、４s，４g，４dはメタライズ、６はリ
ード線、８s，８g，８dは外部リードである。
は半導体チップ、４s，４g，４dはメタライズ、６はリ
ード線、８s，８g，８dは外部リードである。
【００１１】この実施例の特徴は、半導体基板１の中央
部が穿り抜かれて上下に貫通するチップ挿入孔１０が設
けられており、このチップ挿入孔１０に半導体チップ２
が挿入される一方、このチップ挿入孔１０の裏面側開口
部分に対向する外部リード８sの位置にはチップ受突起
１２が一体形成されていることである。
部が穿り抜かれて上下に貫通するチップ挿入孔１０が設
けられており、このチップ挿入孔１０に半導体チップ２
が挿入される一方、このチップ挿入孔１０の裏面側開口
部分に対向する外部リード８sの位置にはチップ受突起
１２が一体形成されていることである。
【００１２】この半導体装置を組み立てるには、半導体
基板１上に形成された各メタライズ４s，４g，４dにそ
れぞれ外部リード８s，８g，８dが銀等によりろう付け
される。その際、一つの外部リード８sについては、そ
のチップ受突起１２がチップ挿入孔１０内に嵌入され
る。次に、半導体チップ２がチップ挿入孔１０に挿入さ
れてその底部がチップ受突起１２に半田により接着され
る。この場合、半田接着部の周囲はチップ挿入孔１０の
内壁面で囲まれているから、メタライズ４s，４g，４d
上への半田の流れ出しがない。そして、半導体チップ２
と各メタライズ４sとが金などのリード線６で接続され
る。このとき、半導体チップ２は、半導体基板１に一部
埋設された状態となっているので、半導体チップ２とメ
タライズ４s，４g，４dとを電気的に接続する各リード
線６の長さが短くなる。その後は、導体チップ２とリー
ド線６の保護のために、半導体基板１と半導体チップ２
とを覆うように、逆凹状のセラミックキャップ(図示省
略)が配置されて封止される。
基板１上に形成された各メタライズ４s，４g，４dにそ
れぞれ外部リード８s，８g，８dが銀等によりろう付け
される。その際、一つの外部リード８sについては、そ
のチップ受突起１２がチップ挿入孔１０内に嵌入され
る。次に、半導体チップ２がチップ挿入孔１０に挿入さ
れてその底部がチップ受突起１２に半田により接着され
る。この場合、半田接着部の周囲はチップ挿入孔１０の
内壁面で囲まれているから、メタライズ４s，４g，４d
上への半田の流れ出しがない。そして、半導体チップ２
と各メタライズ４sとが金などのリード線６で接続され
る。このとき、半導体チップ２は、半導体基板１に一部
埋設された状態となっているので、半導体チップ２とメ
タライズ４s，４g，４dとを電気的に接続する各リード
線６の長さが短くなる。その後は、導体チップ２とリー
ド線６の保護のために、半導体基板１と半導体チップ２
とを覆うように、逆凹状のセラミックキャップ(図示省
略)が配置されて封止される。
【００１３】
【発明の効果】本発明によれば、半導体チップが半導体
基板に一部埋設された状態で設置されるので、半導体チ
ップとメタライズとを電気的に接続するリード線の長さ
が短くなる。しかも、半導体チップの接着時にメタライ
ズ上への半田等の流れ出しがないので、リード線の長さ
が均一にできる。そのため、安定した短尺のワイヤボン
ディングが可能となるため、性能の良い半導体装置が得
られるようになる。
基板に一部埋設された状態で設置されるので、半導体チ
ップとメタライズとを電気的に接続するリード線の長さ
が短くなる。しかも、半導体チップの接着時にメタライ
ズ上への半田等の流れ出しがないので、リード線の長さ
が均一にできる。そのため、安定した短尺のワイヤボン
ディングが可能となるため、性能の良い半導体装置が得
られるようになる。
【図１】本発明の実施例に係る半導体装置の斜視図であ
る。
る。
【図２】図１のＡ−Ａ線に沿う断面図である。
【図３】図１の半導体装置において、半導体基板のメタ
ライズに接続される一つの外部リードの斜視図である。
ライズに接続される一つの外部リードの斜視図である。
【図４】従来の半導体装置の斜視図である。
【図５】図４のＢ−Ｂ線に沿う断面図である。
【図６】図４の半導体装置を裏面側から見た斜視図であ
る。
る。
１…半導体基板、２…半導体チップ、４s，４g，４d…
メタライズ、６…リード線、８s，８g，８d…外部リー
ド、１０…チップ挿入孔、１２…チップ受突起。
メタライズ、６…リード線、８s，８g，８d…外部リー
ド、１０…チップ挿入孔、１２…チップ受突起。
Claims (1)
- 【請求項１】 半導体基板の表面側には半導体チップが
設置されるとともに、半導体基板の表面側から裏面側に
連続してメタライズが形成され、前記半導体基板の表面
側のメタライズと半導体チップとがリード線で接続され
る一方、半導体基板の裏面側には前記メタライズに接続
される外部リードの内の一つがこの半導体基板を横切る
かたちで配置されている半導体装置において、 前記半導体基板には、上下に貫通するチップ挿入孔が設
けられ、このチップ挿入孔に半導体チップが挿入される
一方、このチップ挿入孔の裏面側開口部分に対向する前
記外部リードの位置にはチップ受突起が形成されている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211799A JPH0555838A (ja) | 1991-08-23 | 1991-08-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211799A JPH0555838A (ja) | 1991-08-23 | 1991-08-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555838A true JPH0555838A (ja) | 1993-03-05 |
Family
ID=16611803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3211799A Pending JPH0555838A (ja) | 1991-08-23 | 1991-08-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555838A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020088468A (ja) * | 2018-11-19 | 2020-06-04 | 富士通株式会社 | 増幅器及び増幅装置 |
-
1991
- 1991-08-23 JP JP3211799A patent/JPH0555838A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020088468A (ja) * | 2018-11-19 | 2020-06-04 | 富士通株式会社 | 増幅器及び増幅装置 |
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