JPH0555959B2 - - Google Patents
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- JPH0555959B2 JPH0555959B2 JP60297014A JP29701485A JPH0555959B2 JP H0555959 B2 JPH0555959 B2 JP H0555959B2 JP 60297014 A JP60297014 A JP 60297014A JP 29701485 A JP29701485 A JP 29701485A JP H0555959 B2 JPH0555959 B2 JP H0555959B2
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- signal
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置にかかり、特に高集積
化、高速化および高機能化を要求されるコンピユ
ータ等に使用されるダイナミツク型半導体記憶装
置に関する。
化、高速化および高機能化を要求されるコンピユ
ータ等に使用されるダイナミツク型半導体記憶装
置に関する。
従来のダイナミツク型半導体記録装置の一例を
第３図に示す。ビツト線BL，を介してメモリ
セル２０とＩ／Ｏ線Ｉ／Ｏ，との間で信号
の授受が行なわれる。メモリセル２０は通常は１
つのMOSトランジスタと１つのキヤパシタとか
ら構成されており、これがマトリツクス状に配置
されてメモリを構成している。メモリセル２０に
はワード線WL1，WL2とビツト線BL，とが接
続され、ワード線WL1，WL2によつて指定され
たメモリセル２０に対してビツト線BL，を介
して信号の授受がおこなわれる。
第３図に示す。ビツト線BL，を介してメモリ
セル２０とＩ／Ｏ線Ｉ／Ｏ，との間で信号
の授受が行なわれる。メモリセル２０は通常は１
つのMOSトランジスタと１つのキヤパシタとか
ら構成されており、これがマトリツクス状に配置
されてメモリを構成している。メモリセル２０に
はワード線WL1，WL2とビツト線BL，とが接
続され、ワード線WL1，WL2によつて指定され
たメモリセル２０に対してビツト線BL，を介
して信号の授受がおこなわれる。
メモリセル２０にはビツト線BL，を介して
センスアンプ３０が接続されており、このセンス
アンプ３０には信号線SAP，SANが供給されて
いる。これにより、メモリセル２０から読み出さ
れた信号がレベル変換されて出力される。センス
アンプ３０からの出力信号はゲート回路４０を介
してＩ／Ｏ線Ｉ／Ｏ，に供給されるように
構成されている。そして、ゲート回路４０に接続
されている信号線CSLがハイレベルに制御された
時、センスアンプ３０からの信号がＩ／Ｏ線にあ
らわれる。Ｉ／Ｏ線Ｉ／Ｏ，にはプリチヤ
ージ回路５０，６０がそれぞれ接続されており、
このプリチヤージ回路５０，６０は、Ｉ／Ｏバツ
フア回路７０が信号をラツチする以前にそれぞれ
Ｉ／Ｏ線Ｉ／Ｏ，の電位を所定の電位、通
常は電源電位Vccにプリチヤージしておくために
用いられる。
センスアンプ３０が接続されており、このセンス
アンプ３０には信号線SAP，SANが供給されて
いる。これにより、メモリセル２０から読み出さ
れた信号がレベル変換されて出力される。センス
アンプ３０からの出力信号はゲート回路４０を介
してＩ／Ｏ線Ｉ／Ｏ，に供給されるように
構成されている。そして、ゲート回路４０に接続
されている信号線CSLがハイレベルに制御された
時、センスアンプ３０からの信号がＩ／Ｏ線にあ
らわれる。Ｉ／Ｏ線Ｉ／Ｏ，にはプリチヤ
ージ回路５０，６０がそれぞれ接続されており、
このプリチヤージ回路５０，６０は、Ｉ／Ｏバツ
フア回路７０が信号をラツチする以前にそれぞれ
Ｉ／Ｏ線Ｉ／Ｏ，の電位を所定の電位、通
常は電源電位Vccにプリチヤージしておくために
用いられる。
このプリチヤージ回路５０，６０は信号線
CEQからの制御信号により動作するように構成
されており、信号線CEQの電位がローレベルと
なつた時、前述したプリチヤージをおこなう。
Ｉ／Ｏ線Ｉ／Ｏ，に読み出された信号はゲ
ート回路８０を介してＩ／Ｏバツフア回路７０に
伝えられるが、このゲート回路８０は書き込み制
御信号WGTにより制御される。またＩ／Ｏバツ
フア回路７０からのデータの読み出しは信号
QSEにより制御されており、信号QSEがハイレ
ベルとなつた時Ｉ／Ｏバツフア回路７０内にデー
タをラツチし、それが読み出されてリードデータ
線RD，RDに送られ、出力バツフア９０を介し
て外部に読み出される。また外部からのデータは
入力バツフア９００を介してライトデータ線
WD，上を伝送され、書き込み制御回路１１
０を介してＩ／Ｏ線Ｉ／Ｏ，に入力され
る。書き込み制御回路１１０の制御は前述した書
き込み制御信号WGTによりおこなわれる。
CEQからの制御信号により動作するように構成
されており、信号線CEQの電位がローレベルと
なつた時、前述したプリチヤージをおこなう。
Ｉ／Ｏ線Ｉ／Ｏ，に読み出された信号はゲ
ート回路８０を介してＩ／Ｏバツフア回路７０に
伝えられるが、このゲート回路８０は書き込み制
御信号WGTにより制御される。またＩ／Ｏバツ
フア回路７０からのデータの読み出しは信号
QSEにより制御されており、信号QSEがハイレ
ベルとなつた時Ｉ／Ｏバツフア回路７０内にデー
タをラツチし、それが読み出されてリードデータ
線RD，RDに送られ、出力バツフア９０を介し
て外部に読み出される。また外部からのデータは
入力バツフア９００を介してライトデータ線
WD，上を伝送され、書き込み制御回路１１
０を介してＩ／Ｏ線Ｉ／Ｏ，に入力され
る。書き込み制御回路１１０の制御は前述した書
き込み制御信号WGTによりおこなわれる。
このような従来のダイナミツク型半導体記憶装
置では、メモリセル２０からのデータの読み出し
に当つては、信号線CSLをハイレベルに保ち、セ
ンスアツプ３０からの信号がＩ／Ｏ線Ｉ／Ｏ，
Ｉ／Ｏに現われたことを見計つて信号線QSEを
ハイレベルにして、フリツプフロツプ回路で構成
されているＩ／Ｏバツフア回路７０内にラツチし
たデータを、リードデータ線RD，を経由し
て出力バツフア９０ら外部へ伝送して取り出すよ
うにしていた。同様にデータの書き込み時にも、
入力バツフア９００を介して取り込んだデータを
ライトデータ線WD，を経由して書き込み制
御回路１１０に伝え、書き込み制御信号WGTを
ローレベルにしてデータを、Ｉ／Ｏ線Ｉ／Ｏ，
Ｉ／Ｏおよびセンスアンプ３０に伝送するように
していた。
置では、メモリセル２０からのデータの読み出し
に当つては、信号線CSLをハイレベルに保ち、セ
ンスアツプ３０からの信号がＩ／Ｏ線Ｉ／Ｏ，
Ｉ／Ｏに現われたことを見計つて信号線QSEを
ハイレベルにして、フリツプフロツプ回路で構成
されているＩ／Ｏバツフア回路７０内にラツチし
たデータを、リードデータ線RD，を経由し
て出力バツフア９０ら外部へ伝送して取り出すよ
うにしていた。同様にデータの書き込み時にも、
入力バツフア９００を介して取り込んだデータを
ライトデータ線WD，を経由して書き込み制
御回路１１０に伝え、書き込み制御信号WGTを
ローレベルにしてデータを、Ｉ／Ｏ線Ｉ／Ｏ，
Ｉ／Ｏおよびセンスアンプ３０に伝送するように
していた。
しかしこのような従来のダイナミツク型半導体
記憶装置では、以下に述べるような問題点があつ
た。すなわち、データの読み出し時に信号線CSL
の信号レベルをハイレベルにして、Ｉ／Ｏ線Ｉ／
Ｏ，にビツト線BL，の信号が十分表わ
れたのを見計つて、信号線QSEのレベルを上げ
てデータをラツチするようにしているため、ダイ
ナミツク動作が必要となり動作タイミングのマー
ジンを見込まなければならないため、読み出し時
間に無駄ができてしまう。
記憶装置では、以下に述べるような問題点があつ
た。すなわち、データの読み出し時に信号線CSL
の信号レベルをハイレベルにして、Ｉ／Ｏ線Ｉ／
Ｏ，にビツト線BL，の信号が十分表わ
れたのを見計つて、信号線QSEのレベルを上げ
てデータをラツチするようにしているため、ダイ
ナミツク動作が必要となり動作タイミングのマー
ジンを見込まなければならないため、読み出し時
間に無駄ができてしまう。
さらに、リードデータ線RD，とライドデ
ータ線WD，を半導体チツプの一辺に渡つて
長距離走らさなければならないため、チツプ面積
を占有にしてしまうとうい問題があつた。特に、
ダイナミツクメモリは将来、入出力データを４ビ
ツト、８ビツト、16ビツチ等の多ビツト構成で伝
送する構成のものが要求されるようになると見込
まれる。
ータ線WD，を半導体チツプの一辺に渡つて
長距離走らさなければならないため、チツプ面積
を占有にしてしまうとうい問題があつた。特に、
ダイナミツクメモリは将来、入出力データを４ビ
ツト、８ビツト、16ビツチ等の多ビツト構成で伝
送する構成のものが要求されるようになると見込
まれる。
また、テストを容易化するために、読み出し時
に多ビツトの情報の論理演算をおこなつたのち
に、出力するようなことも必要となる。いづれの
場合にも、リードデータ線RD，とライトデ
ータ線WD，は共有化できても、データ線は
４組、８組、16組と必要となるため、従来のよう
にデータ線を相補的に構成していた場合、データ
バスが太くなり小型のパツケージに収容するさい
に不利となつてしまう。
に多ビツトの情報の論理演算をおこなつたのち
に、出力するようなことも必要となる。いづれの
場合にも、リードデータ線RD，とライトデ
ータ線WD，は共有化できても、データ線は
４組、８組、16組と必要となるため、従来のよう
にデータ線を相補的に構成していた場合、データ
バスが太くなり小型のパツケージに収容するさい
に不利となつてしまう。
本発明は上記事情を考慮してなされたもので、
センスアンプにラツチされたデータ高速にＩ／Ｏ
線にラツチし、それを出力バツフアに転送するこ
とができるダイナミツク型半導体記憶装置を提供
することを目的とする。
センスアンプにラツチされたデータ高速にＩ／Ｏ
線にラツチし、それを出力バツフアに転送するこ
とができるダイナミツク型半導体記憶装置を提供
することを目的とする。
上記目的を達成するため本発明は、ビツト線を
介してメモリセルとＩ／Ｏ線との間で信号の授受
を行うダイナミツク型半導体記憶装置において、 前記ビツト線に結合され、前記メモリセルの信
号を前記ビツト線上にダイナミツクにラツチしか
つ増幅するセンスアツプ手段と、 前記ビツト線と前記Ｉ／Ｏ線との間に設けら
れ、前記センスアンプ手段により前記ビツト線上
にラツチされた信号を前記ビツト線から前記Ｉ／
Ｏ線へ供給するゲート手段と、 前記Ｉ／Ｏ線に結合され、前記ラツチされた信
号が前記ビツト線から前記Ｉ／Ｏ線に供給された
とき、この供給された信号をＩ／Ｏ線上に自立的
にスタテイツクにラツチするＩ／Ｏバツフア手段
と を有することを特徴とするダイナミツク型半導体
記憶装置を提供するものである。
介してメモリセルとＩ／Ｏ線との間で信号の授受
を行うダイナミツク型半導体記憶装置において、 前記ビツト線に結合され、前記メモリセルの信
号を前記ビツト線上にダイナミツクにラツチしか
つ増幅するセンスアツプ手段と、 前記ビツト線と前記Ｉ／Ｏ線との間に設けら
れ、前記センスアンプ手段により前記ビツト線上
にラツチされた信号を前記ビツト線から前記Ｉ／
Ｏ線へ供給するゲート手段と、 前記Ｉ／Ｏ線に結合され、前記ラツチされた信
号が前記ビツト線から前記Ｉ／Ｏ線に供給された
とき、この供給された信号をＩ／Ｏ線上に自立的
にスタテイツクにラツチするＩ／Ｏバツフア手段
と を有することを特徴とするダイナミツク型半導体
記憶装置を提供するものである。
第１図は本発明の一実施例を示す回路図であ
る。なお、第３図に示す回路の回路ブロツクと同
一部分には同一符号を付しその説明は省略する。
る。なお、第３図に示す回路の回路ブロツクと同
一部分には同一符号を付しその説明は省略する。
本発明による記憶装置では、ビツト線BL，
上の信号をＩ／Ｏ線上にスタテイツクにラツチす
るための手段を採用しており、これが第１図に示
すＩ／Ｏバツフア回路７５である。このＩ／Ｏバ
ツフア回路７５は、カレントミラー型差動増幅回
路として構成されている。電源電位Vccと接地電
位Vssとの信号経路は信号線DAEがゲートに入力
されているトランジスタ２により、導通または遮
断がおこなわれるように構成されている。これに
より、無駄な貫通電流が流れるのを防いでいる。
カレントミラー型差動増幅回路は差動対を形成す
る２つのＮ型MOSトランジスタ１１，１２と、
負荷を形成するＰ型MOSトランジスタ１３，１
４の対により構成される。
上の信号をＩ／Ｏ線上にスタテイツクにラツチす
るための手段を採用しており、これが第１図に示
すＩ／Ｏバツフア回路７５である。このＩ／Ｏバ
ツフア回路７５は、カレントミラー型差動増幅回
路として構成されている。電源電位Vccと接地電
位Vssとの信号経路は信号線DAEがゲートに入力
されているトランジスタ２により、導通または遮
断がおこなわれるように構成されている。これに
より、無駄な貫通電流が流れるのを防いでいる。
カレントミラー型差動増幅回路は差動対を形成す
る２つのＮ型MOSトランジスタ１１，１２と、
負荷を形成するＰ型MOSトランジスタ１３，１
４の対により構成される。
また本発明では、Ｉ／Ｏバツフア回路７５がラ
ツチを開始する以前にＩ／Ｏ線を所定の電位にプ
リチヤージするためのプリチヤージ回路５５が設
けられている。そして、このプリチヤージ回路５
５によりプリチヤージされるＩ／Ｏ線の電位は、
電源電位Vccと接地電位Vssの中間の電位VMとな
る。このプリチヤージ回路５５は３つのＰ型
MOSトランジスタ３，４，５により構成されて
おり、トランジスタ３，４のソースは電源電圧
Vccと接地電位Vssの中間電位VMになるよう接続
されている。
ツチを開始する以前にＩ／Ｏ線を所定の電位にプ
リチヤージするためのプリチヤージ回路５５が設
けられている。そして、このプリチヤージ回路５
５によりプリチヤージされるＩ／Ｏ線の電位は、
電源電位Vccと接地電位Vssの中間の電位VMとな
る。このプリチヤージ回路５５は３つのＰ型
MOSトランジスタ３，４，５により構成されて
おり、トランジスタ３，４のソースは電源電圧
Vccと接地電位Vssの中間電位VMになるよう接続
されている。
トランジスタ５は準備期間中すなわち信号線
CEQの電位が接地電位Vssの期間に、Ｉ／Ｏ線
Ｉ／Ｏ，の電位を等しくする機能を有して
いる。また２つのＰ型トランジスタ３，４は、準
備期間中にＩ／Ｏ線Ｉ／Ｏ，の電位を中間
電位VMに固定しておく機能を持つている。
CEQの電位が接地電位Vssの期間に、Ｉ／Ｏ線
Ｉ／Ｏ，の電位を等しくする機能を有して
いる。また２つのＰ型トランジスタ３，４は、準
備期間中にＩ／Ｏ線Ｉ／Ｏ，の電位を中間
電位VMに固定しておく機能を持つている。
読み出し制御回路１２０はＮ型とＰ型との
MOSからなる双方向性トランスフアーゲート７
により構成されており、読み出し時すなわち信号
線RDEがハイレベルになつた時に、Ｉ／Ｏバツ
フア回路７５からの出力データを１本で構成され
たリードデータ線RDに転送する動作をおこな
う。出力バツフア９０および入力バツフア１００
に接続されるリードデータ線RDおよびライトデ
ータ線WDはそれぞれ１本で構成され、読み出し
制御回路１２０および書き込み制御回路１１５に
接続される。書き込み制御回路はＮ型とＰ型との
双方向性トランスフアーゲート８，９と、
CMOSインバータ１０とで構成されている。そ
して、書き込み時すなわち書き込み制御信号
WGTがハイレベルとなつた時に、１本化された
ライトデータ線WDからのデータをインバータ１
０で反転してＩ／Ｏ線Ｉ／Ｏ，にそれぞれ
転送する。
MOSからなる双方向性トランスフアーゲート７
により構成されており、読み出し時すなわち信号
線RDEがハイレベルになつた時に、Ｉ／Ｏバツ
フア回路７５からの出力データを１本で構成され
たリードデータ線RDに転送する動作をおこな
う。出力バツフア９０および入力バツフア１００
に接続されるリードデータ線RDおよびライトデ
ータ線WDはそれぞれ１本で構成され、読み出し
制御回路１２０および書き込み制御回路１１５に
接続される。書き込み制御回路はＮ型とＰ型との
双方向性トランスフアーゲート８，９と、
CMOSインバータ１０とで構成されている。そ
して、書き込み時すなわち書き込み制御信号
WGTがハイレベルとなつた時に、１本化された
ライトデータ線WDからのデータをインバータ１
０で反転してＩ／Ｏ線Ｉ／Ｏ，にそれぞれ
転送する。
次に本回路の作用を説明する。Ｉ／Ｏ，
線対へのビツトラインBL，のデータのラツチ
は、以下のようになされる。すなわち、Ｉ／Ｏ，
Ｉ／Ｏ線対に対して、カレントミラー型差動増幅
器で構成されたＩ／Ｏバツフア回路７５が検知で
きる信号がビツト線BL，から送られた時、自
立的にスタチツクなラツチをする。したがつて、
従来の装置のように制御信号QSEを必要とせず、
回路が簡単になる。さらに時間的に見ると、従来
はある程度の余裕をもつて制御信号QSEを立ち
上げる必要があつたが、本発明の場合にはＩ／
Ｏ，線の信号自体でラツチをおこなうため
余分な余裕を取る必要もなく、すばやくリードデ
ータ線RDへデータを転送することができる。以
上が本発明の第１の特徴である。
線対へのビツトラインBL，のデータのラツチ
は、以下のようになされる。すなわち、Ｉ／Ｏ，
Ｉ／Ｏ線対に対して、カレントミラー型差動増幅
器で構成されたＩ／Ｏバツフア回路７５が検知で
きる信号がビツト線BL，から送られた時、自
立的にスタチツクなラツチをする。したがつて、
従来の装置のように制御信号QSEを必要とせず、
回路が簡単になる。さらに時間的に見ると、従来
はある程度の余裕をもつて制御信号QSEを立ち
上げる必要があつたが、本発明の場合にはＩ／
Ｏ，線の信号自体でラツチをおこなうため
余分な余裕を取る必要もなく、すばやくリードデ
ータ線RDへデータを転送することができる。以
上が本発明の第１の特徴である。
また本発明の回路では、プリチヤージ回路５５
によつてＩ／Ｏ，線の電位を中間電位VM
にプリチヤージするようにしている。従来のよう
に準備期間にＩ／Ｏ，線の電位を電源電位
Vccにプリチヤージしておくと、信号線CSLがハ
イレベルになつてビツト線BL，の信号がＩ／
Ｏ，線へ現われるにさいして、ビツト線
BL，のうちで電位の低い方の信号がＩ／Ｏ，
Ｉ／Ｏ線のいづれかの電位を電源電位Vccから下
げるのみで、ビツト線BL，のうちで電位の高
い方と接続された方は電源電位Vccのレベルにと
どまり続ける。さらに、ビツト線BL，にまだ
充分信号が出ていない時期に信号線CSLを立ち上
げると、ビツト線BL，のうちの高い電位にあ
るビツト線に接続されたＩ／Ｏ，線も電源
電位Vccレベルから下がることになり、カレトミ
ラー型差動増幅器で増幅するのに必要なＩ／Ｏ，
Ｉ／Ｏ線のレベル差が出る時期が遅くなつてしま
う。このようなことは、アクセスタイムを短くす
るための駆動においてしばしば発生する。
によつてＩ／Ｏ，線の電位を中間電位VM
にプリチヤージするようにしている。従来のよう
に準備期間にＩ／Ｏ，線の電位を電源電位
Vccにプリチヤージしておくと、信号線CSLがハ
イレベルになつてビツト線BL，の信号がＩ／
Ｏ，線へ現われるにさいして、ビツト線
BL，のうちで電位の低い方の信号がＩ／Ｏ，
Ｉ／Ｏ線のいづれかの電位を電源電位Vccから下
げるのみで、ビツト線BL，のうちで電位の高
い方と接続された方は電源電位Vccのレベルにと
どまり続ける。さらに、ビツト線BL，にまだ
充分信号が出ていない時期に信号線CSLを立ち上
げると、ビツト線BL，のうちの高い電位にあ
るビツト線に接続されたＩ／Ｏ，線も電源
電位Vccレベルから下がることになり、カレトミ
ラー型差動増幅器で増幅するのに必要なＩ／Ｏ，
Ｉ／Ｏ線のレベル差が出る時期が遅くなつてしま
う。このようなことは、アクセスタイムを短くす
るための駆動においてしばしば発生する。
これに対して本発明の回路では、準備時期にお
いてＩ／Ｏ，線の電位を電源電位Vccと接
地電位Vssとの中間にある電位VMにプリチヤージ
しておくため、信号線CSLを立ち上げた時にビツ
ト線BL，のうちの電位の高い方に接続された
Ｉ／Ｏ，線は、必ず中間電位VMから電源
電位Vcc側に持ち上げられる。また低い方へ接続
されたＩ／Ｏ，線は中間電位VMから接地
電位Vss側へ下げられるようになるため、カレン
トミラー型差動増幅器で増幅するのに必要なレベ
ル差が出る時期を早めている。
いてＩ／Ｏ，線の電位を電源電位Vccと接
地電位Vssとの中間にある電位VMにプリチヤージ
しておくため、信号線CSLを立ち上げた時にビツ
ト線BL，のうちの電位の高い方に接続された
Ｉ／Ｏ，線は、必ず中間電位VMから電源
電位Vcc側に持ち上げられる。また低い方へ接続
されたＩ／Ｏ，線は中間電位VMから接地
電位Vss側へ下げられるようになるため、カレン
トミラー型差動増幅器で増幅するのに必要なレベ
ル差が出る時期を早めている。
このようにＩ／Ｏ，線対の準備期間にお
けるプリチヤージ電位をカレントミラー型差動増
幅器の感度が最もよい中間電位VMにプリチヤー
ジしているのが本発明の第２の特徴である。
けるプリチヤージ電位をカレントミラー型差動増
幅器の感度が最もよい中間電位VMにプリチヤー
ジしているのが本発明の第２の特徴である。
なお、このような構成はビツト線BL，自体
を準備期間に、電源電位Vccと接地電位Vssの中間
レベルにプリチヤージして消費電流を減らして基
板電位のゆれを無くすようにしたセンス方式にお
いては、特に威力を発揮するものである。かかる
センス方式は、ダイナミツクメモリの主流になり
つつある。一般に、カレントミラー型増幅器に２
つの入力信号ＶとＶ−ΔVの電位が入力されてい
る時、電位差ΔVは同じでああつてもＶの値によ
つては増幅率が異なる。そしてＶ＝VCCの時ある
いはＶ＝VSS＋ΔVの時が増幅率がもつとも低い。
したがつて、Ｉ／Ｏ，線を中間電位VMに
プリチヤージしておくとは、差動増幅器の増幅率
を上げるという観点から優れている。
を準備期間に、電源電位Vccと接地電位Vssの中間
レベルにプリチヤージして消費電流を減らして基
板電位のゆれを無くすようにしたセンス方式にお
いては、特に威力を発揮するものである。かかる
センス方式は、ダイナミツクメモリの主流になり
つつある。一般に、カレントミラー型増幅器に２
つの入力信号ＶとＶ−ΔVの電位が入力されてい
る時、電位差ΔVは同じでああつてもＶの値によ
つては増幅率が異なる。そしてＶ＝VCCの時ある
いはＶ＝VSS＋ΔVの時が増幅率がもつとも低い。
したがつて、Ｉ／Ｏ，線を中間電位VMに
プリチヤージしておくとは、差動増幅器の増幅率
を上げるという観点から優れている。
また本発明では、リードデータ線およびライト
データ線を従来のように相補的に対をなして構成
することなく、１本で構成するようにしている。
このような構成は今後増えると考えられる多ビツ
ト構成のダイナミツクメモリによつて、データバ
スの占有面積を減少させるため好ましい。
データ線を従来のように相補的に対をなして構成
することなく、１本で構成するようにしている。
このような構成は今後増えると考えられる多ビツ
ト構成のダイナミツクメモリによつて、データバ
スの占有面積を減少させるため好ましい。
なお、ビツト線BL，のプリチヤージレベル
VBLとＩ／Ｏ，線のプリチヤージレベルVM
とを同一にしておくことも可能である。このよう
にしておけば、前述したようにダイナミツクメモ
リの次第に主流となりつつあるセンス方式におい
て有効である。
VBLとＩ／Ｏ，線のプリチヤージレベルVM
とを同一にしておくことも可能である。このよう
にしておけば、前述したようにダイナミツクメモ
リの次第に主流となりつつあるセンス方式におい
て有効である。
第２図は初期のビツト線BLとＩ／Ｏ線との間
の電位差と、信号線CSLの電位がハイレベルにな
つてから一定時間後のＩ／Ｏ線のレベル変位との
関係を示す特性図である。この図からも明らかな
ように、Ｉ／Ｏ線、がビツト線BL，へ
の接続により、中間電位VMから一定時間に分離
する電位差は初期のＩ／Ｏ，線とビツト線
BL，との電位差に比例せず飽和していく傾向
にある。すなわち、電位差の小さい時には良い近
似で比例する。したがつて、ビツト線BL，の
電位差が一定の時に信号線CSLを上げてＩ／Ｏ
線、Ｉ／Ｏ，に電位差をつける際、信号線
CSLのレベルが上がつた時の、Ｉ／Ｏ，線
のプリチヤージレベルVMがビツト線BL，の
中間の電位すなわちビツト線BL，のプリチヤ
ージレベルVBLの時に、一定時間後のＩ／Ｏ，
Ｉ／Ｏ線の電位差がもつとも大きくなる。したが
つて、リードデータ線RDにデータがもつとも早
く現われることになる。
の電位差と、信号線CSLの電位がハイレベルにな
つてから一定時間後のＩ／Ｏ線のレベル変位との
関係を示す特性図である。この図からも明らかな
ように、Ｉ／Ｏ線、がビツト線BL，へ
の接続により、中間電位VMから一定時間に分離
する電位差は初期のＩ／Ｏ，線とビツト線
BL，との電位差に比例せず飽和していく傾向
にある。すなわち、電位差の小さい時には良い近
似で比例する。したがつて、ビツト線BL，の
電位差が一定の時に信号線CSLを上げてＩ／Ｏ
線、Ｉ／Ｏ，に電位差をつける際、信号線
CSLのレベルが上がつた時の、Ｉ／Ｏ，線
のプリチヤージレベルVMがビツト線BL，の
中間の電位すなわちビツト線BL，のプリチヤ
ージレベルVBLの時に、一定時間後のＩ／Ｏ，
Ｉ／Ｏ線の電位差がもつとも大きくなる。したが
つて、リードデータ線RDにデータがもつとも早
く現われることになる。
本発明は上記実施例に限定されるものではな
く、種々の変形が可能である。例えば、Ｉ／Ｏ線
の信号をスタチツクにラツチする回路はカレント
ミラー型差動増幅器に限られない。また、ライト
データ線WD、リードデータ線RDは１本に限ら
ず、それぞれ一対にしてもよい。
く、種々の変形が可能である。例えば、Ｉ／Ｏ線
の信号をスタチツクにラツチする回路はカレント
ミラー型差動増幅器に限られない。また、ライト
データ線WD、リードデータ線RDは１本に限ら
ず、それぞれ一対にしてもよい。
以上詳細に説明したように本発明では、ビツト
線上の信号をＩ／Ｏ線上にスタテイツクにラツチ
する手段と、ラツチ以前にＩ／Ｏ線の電位を中間
電位VMにプリチヤージする手段とを設けたため、
Ｉ／Ｏ線をラツチするさいに従来のようにダイナ
ミツク動作させる必要がなく、従つて動作余裕を
取る必要が無くなり、高速にデータの伝送をおこ
なうことができる。
線上の信号をＩ／Ｏ線上にスタテイツクにラツチ
する手段と、ラツチ以前にＩ／Ｏ線の電位を中間
電位VMにプリチヤージする手段とを設けたため、
Ｉ／Ｏ線をラツチするさいに従来のようにダイナ
ミツク動作させる必要がなく、従つて動作余裕を
取る必要が無くなり、高速にデータの伝送をおこ
なうことができる。
また、Ｉ／Ｏバツフア回路の動作がもつとも高
速になる点にプリチヤージレベルを選択している
ため、高速増幅が可能となる。
速になる点にプリチヤージレベルを選択している
ため、高速増幅が可能となる。
第１図は本発明の一実施例を示す回路図、第２
図はビツト線とＩ／Ｏ線との電位差とＩ／Ｏレベ
ル変位との関係を示す特性図、第３図は従来の半
導体記憶装置の構成を示す回路図である。 ２０……メモリセル、３０……センスアンプ、
４０……ゲート回路、５５……プリチヤージ回
路、７５……Ｉ／Ｏバツフア回路、１１５……書
き込み制御回路、１２０……読み出し制御回路。
図はビツト線とＩ／Ｏ線との電位差とＩ／Ｏレベ
ル変位との関係を示す特性図、第３図は従来の半
導体記憶装置の構成を示す回路図である。 ２０……メモリセル、３０……センスアンプ、
４０……ゲート回路、５５……プリチヤージ回
路、７５……Ｉ／Ｏバツフア回路、１１５……書
き込み制御回路、１２０……読み出し制御回路。
Claims (1)
- 【特許請求の範囲】 １ ビツト線を介してメモリセルとＩ／Ｏ線との
間で信号の授受を行うダイナミツク型半導体記憶
装置において、 前記ビツト線に結合され、前記メモリセルの信
号を前記ビツト線上にダイナミツクにラツチしか
つ増幅するセンスアンプ手段と、 前記ビツト線と前記Ｉ／Ｏ線との間に設けら
れ、前記センスアンプ手段により前記ビツト線上
にラツチされた信号を前記ビツト線から前記Ｉ／
Ｏ線へ供給するゲート手段と、 前記Ｉ／Ｏ線に結合され、前記ラツチされた信
号が前記ビツト線から前記Ｉ／Ｏ線に供給された
とき、この供給された信号を前記Ｉ／Ｏ線上に自
立的にスタテイツクにラツチするＩ／Ｏバツフア
手段とを有することを特徴とするダイナミツク型
半導体記憶装置。 ２ 前記Ｉ／Ｏバツフア手段によるラツチ以前に
前記Ｉ／Ｏ線の電位を第１の電位Vccと第２の電
位Vssの中間の電位VMにプリチヤージするプリチ
ヤージ手段をさらに有することを特徴とする特許
請求の範囲第１項記載のダイナミツク型半導体記
憶装置。 ３ 前記Ｉ／Ｏバツフア手段がカレントミラー型
差動増幅回路で構成されている特許請求の範囲第
１項記載のダイナミツク型半導体記憶装置。 ４ 前記中間電位VMを前記ビツト線のプリチヤ
ージ電位と同一にした特許請求の範囲第１項記載
のダイナミツク型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60297014A JPS62157398A (ja) | 1985-12-28 | 1985-12-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60297014A JPS62157398A (ja) | 1985-12-28 | 1985-12-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62157398A JPS62157398A (ja) | 1987-07-13 |
| JPH0555959B2 true JPH0555959B2 (ja) | 1993-08-18 |
Family
ID=17841127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60297014A Granted JPS62157398A (ja) | 1985-12-28 | 1985-12-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62157398A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2584102B2 (ja) * | 1990-05-01 | 1997-02-19 | シャープ株式会社 | 半導体記憶装置 |
| JP2722853B2 (ja) * | 1990-05-18 | 1998-03-09 | 日本電気株式会社 | 半導体メモリ装置 |
| JP2685357B2 (ja) * | 1990-12-14 | 1997-12-03 | 株式会社東芝 | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51113545A (en) * | 1975-03-31 | 1976-10-06 | Hitachi Ltd | Memory |
| JPS6025096A (ja) * | 1983-07-22 | 1985-02-07 | Toshiba Corp | センス回路 |
-
1985
- 1985-12-28 JP JP60297014A patent/JPS62157398A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62157398A (ja) | 1987-07-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |