JPH0556043B2 - - Google Patents
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- JPH0556043B2 JPH0556043B2 JP58091212A JP9121283A JPH0556043B2 JP H0556043 B2 JPH0556043 B2 JP H0556043B2 JP 58091212 A JP58091212 A JP 58091212A JP 9121283 A JP9121283 A JP 9121283A JP H0556043 B2 JPH0556043 B2 JP H0556043B2
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- transistor
- amplifier
- bias voltage
- base
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
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- Amplifiers (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は、入力信号の遮断時、濾過音の発生
を防止した増幅回路に関する。
を防止した増幅回路に関する。
差動増幅器を前段に持つ増幅回路において、入
力信号を遮断する場合、制御信号入力により差動
増幅器及び出力増幅器を同時に動作を停止させる
場合がある。この場合、出力増幅器の出力部を高
抵抗で定電位点に接続しておけば、出力を高イン
ピーダンスにすることができるが、差動増幅器の
出力部に設けられた発振防止用キヤパシタの放電
のため、その充電電圧に応じた小ピーク電圧がそ
の出力に表れ、これが過渡音即ちポツプ音発生の
原因に成る。
力信号を遮断する場合、制御信号入力により差動
増幅器及び出力増幅器を同時に動作を停止させる
場合がある。この場合、出力増幅器の出力部を高
抵抗で定電位点に接続しておけば、出力を高イン
ピーダンスにすることができるが、差動増幅器の
出力部に設けられた発振防止用キヤパシタの放電
のため、その充電電圧に応じた小ピーク電圧がそ
の出力に表れ、これが過渡音即ちポツプ音発生の
原因に成る。
また、入力信号を遮断する場合、入力が定電位
出力に保たれた他の差動増幅器に切換えることに
よつても可能である。このような形態にすれば、
過渡音の発生は防止できるが、常に出力増幅器が
動作しているため、その出力インピーダンスを高
インピーダンスにすることができない欠点があ
る。
出力に保たれた他の差動増幅器に切換えることに
よつても可能である。このような形態にすれば、
過渡音の発生は防止できるが、常に出力増幅器が
動作しているため、その出力インピーダンスを高
インピーダンスにすることができない欠点があ
る。
そこで、この発明は、信号遮断時、その遮断に
伴う過渡音の発生を防止できるとともに出力イン
ピーダンスを任意に設定できる増幅回路を提供す
ることを目的とする。
伴う過渡音の発生を防止できるとともに出力イン
ピーダンスを任意に設定できる増幅回路を提供す
ることを目的とする。
即ち、この発明の増幅回路は、共通にベースに
一定の直流電圧を受けて定電流を発生する第１、
第２、第３のトランジスタ６８，７０，７２が設
置され、前記第１のトランジスタに流れる電流を
第１のダイオード７６，７８及び第１の抵抗９６
の直列回路で受けて第１のバイアス電圧を発生
し、前記第２のトランジスタに第２の抵抗９２及
び複数の第２のダイオード８０，８２，８４から
成る直列回路で受けるとともに、この直列回路の
前記第２のダイオードの一部に第４のトランジス
タ７４のコレクタ・エミツタを並列に接続し、こ
の第４のトランジスタのベースに前記第１の抵抗
に発生した電圧を加え、前記第４のトランジスタ
の導通時、第２のバイアス電圧、その非導通時、
第３のバイアス電圧を発生し、前記第３のトラン
ジスタに流れる電流を第３の抵抗９４及び第３の
ダイオード８６，８８から成る直列回路で受けて
第４のバイアス電圧を発生するバイアス電源１４
と、エミツタを共通にしたトランジスタ対（トラ
ンジスタ３６，３８）を備えて入力信号とともに
前記第４のバイアス電圧がその一方のトランジス
タのベースに加えられ、前記入力信号を増幅し又
は通過させる第１の増幅器２と、エミツタを共通
にしたトランジスタ対（トランジスタ４０，４
２）を備えて前記第１の増幅器と共通に能動負荷
が接続されるとともに、その一方のトランジスタ
のベースに前記第４のバイアス電圧が加えられ、
この第４のバイアス電圧に応じて小レベルの定電
位出力を発生すべき第２の増幅器４と、前記第１
及び第２の増幅器の出力側に設置されて前記第１
又は第２の増幅器の出力を増幅し又は通過させて
取り出す第３の増幅器６と、前記第１の増幅器の
動作電流経路に設置された第５のトランジスタ１
００と前記第２の増幅器の動作電流経路に設置さ
れた第６のトランジスタ１０２とを以て差動対を
構成し、前記第５のトランジスタのベースに前記
第４のトランジスタの導通又は非導通に応じて前
記第２又は第３のバイアス電圧が加えられ、前記
第６のトランジスタのベースに前記第１のバイア
ス電圧が加えられ、前記第４のトランジスタの導
通又は非導通に応じてスイツチング動作をし、前
記第１又は第２の増幅器を選択的に動作状態にす
る第１のスイツチ回路（スイツチ対２２）と、こ
の第１のスイツチ回路に直列に接続された第７の
トランジスタ１０６とともに、前記第３の増幅器
に接続された第８のトランジスタ１０８を備え、
前記第７及び第８のトランジスタのベースに前記
第４のバイアス電圧が加えられ、前記第７のトラ
ンジスタの導通により前記第１のスイツチ回路を
通して前記第１又は第２の増幅器に動作電流を流
すとともに、前記第８のトランジスタの導通によ
り前記第３の増幅器に動作電流を流す第２のスイ
ツチ回路（スイツチ対２４）と、前記バイアス電
源の前記第１のダイオード７８及び前記第１の抵
抗から成る直列回路に第９のトランジスタのコレ
クタ・エミツタが並列に接続され、前記第３のダ
イオードの両端に第10のトランジスタ１１６のコ
レクタ・エミツタが並列に接続され、前記第９の
トランジスタのスイツチング出力を前記第１のダ
イオードの電極に加え、前記第10のトランジスタ
のベースに前記第９のトランジスタのスイツチン
グ出力を時定数回路（抵抗３２及びコンデンサ３
４）を通して加え、前記第９のトランジスタのベ
ースに加えられる制御入力によつて前記第９のト
ランジスタを導通させ、この導通から一定時間の
後、前記第10のトランジスタを導通させるスイツ
チング制御回路２６とを備えたことを特徴とする
ものである。
一定の直流電圧を受けて定電流を発生する第１、
第２、第３のトランジスタ６８，７０，７２が設
置され、前記第１のトランジスタに流れる電流を
第１のダイオード７６，７８及び第１の抵抗９６
の直列回路で受けて第１のバイアス電圧を発生
し、前記第２のトランジスタに第２の抵抗９２及
び複数の第２のダイオード８０，８２，８４から
成る直列回路で受けるとともに、この直列回路の
前記第２のダイオードの一部に第４のトランジス
タ７４のコレクタ・エミツタを並列に接続し、こ
の第４のトランジスタのベースに前記第１の抵抗
に発生した電圧を加え、前記第４のトランジスタ
の導通時、第２のバイアス電圧、その非導通時、
第３のバイアス電圧を発生し、前記第３のトラン
ジスタに流れる電流を第３の抵抗９４及び第３の
ダイオード８６，８８から成る直列回路で受けて
第４のバイアス電圧を発生するバイアス電源１４
と、エミツタを共通にしたトランジスタ対（トラ
ンジスタ３６，３８）を備えて入力信号とともに
前記第４のバイアス電圧がその一方のトランジス
タのベースに加えられ、前記入力信号を増幅し又
は通過させる第１の増幅器２と、エミツタを共通
にしたトランジスタ対（トランジスタ４０，４
２）を備えて前記第１の増幅器と共通に能動負荷
が接続されるとともに、その一方のトランジスタ
のベースに前記第４のバイアス電圧が加えられ、
この第４のバイアス電圧に応じて小レベルの定電
位出力を発生すべき第２の増幅器４と、前記第１
及び第２の増幅器の出力側に設置されて前記第１
又は第２の増幅器の出力を増幅し又は通過させて
取り出す第３の増幅器６と、前記第１の増幅器の
動作電流経路に設置された第５のトランジスタ１
００と前記第２の増幅器の動作電流経路に設置さ
れた第６のトランジスタ１０２とを以て差動対を
構成し、前記第５のトランジスタのベースに前記
第４のトランジスタの導通又は非導通に応じて前
記第２又は第３のバイアス電圧が加えられ、前記
第６のトランジスタのベースに前記第１のバイア
ス電圧が加えられ、前記第４のトランジスタの導
通又は非導通に応じてスイツチング動作をし、前
記第１又は第２の増幅器を選択的に動作状態にす
る第１のスイツチ回路（スイツチ対２２）と、こ
の第１のスイツチ回路に直列に接続された第７の
トランジスタ１０６とともに、前記第３の増幅器
に接続された第８のトランジスタ１０８を備え、
前記第７及び第８のトランジスタのベースに前記
第４のバイアス電圧が加えられ、前記第７のトラ
ンジスタの導通により前記第１のスイツチ回路を
通して前記第１又は第２の増幅器に動作電流を流
すとともに、前記第８のトランジスタの導通によ
り前記第３の増幅器に動作電流を流す第２のスイ
ツチ回路（スイツチ対２４）と、前記バイアス電
源の前記第１のダイオード７８及び前記第１の抵
抗から成る直列回路に第９のトランジスタのコレ
クタ・エミツタが並列に接続され、前記第３のダ
イオードの両端に第10のトランジスタ１１６のコ
レクタ・エミツタが並列に接続され、前記第９の
トランジスタのスイツチング出力を前記第１のダ
イオードの電極に加え、前記第10のトランジスタ
のベースに前記第９のトランジスタのスイツチン
グ出力を時定数回路（抵抗３２及びコンデンサ３
４）を通して加え、前記第９のトランジスタのベ
ースに加えられる制御入力によつて前記第９のト
ランジスタを導通させ、この導通から一定時間の
後、前記第10のトランジスタを導通させるスイツ
チング制御回路２６とを備えたことを特徴とする
ものである。
以下、この発明を図面に示した実施例を参照し
て詳細に説明する。
て詳細に説明する。
第１図はこの発明の増幅回路の実施例を示して
いる。図において、この増幅回路には第１及び第
２の増幅器２，４が設置されているとともに、こ
れら第１及び第２の増幅器２，４の出力が選択的
に与えられ出力増幅器としての第３の増幅器６が
設置されている。
いる。図において、この増幅回路には第１及び第
２の増幅器２，４が設置されているとともに、こ
れら第１及び第２の増幅器２，４の出力が選択的
に与えられ出力増幅器としての第３の増幅器６が
設置されている。
第１の増幅器２の一方の入力端子には抵抗８を
介して信号入力端子１０が形成されているととも
に、抵抗１２を介してバイアス電源１４の正側端
子が接続されている。即ち、第１の増幅器２は入
力信号を増幅又は単に通過させるために設置され
ている。
介して信号入力端子１０が形成されているととも
に、抵抗１２を介してバイアス電源１４の正側端
子が接続されている。即ち、第１の増幅器２は入
力信号を増幅又は単に通過させるために設置され
ている。
第２の増幅器４は定電位出力を発生して第３の
増幅器６に与えるために設置されている。即ち、
第２の増幅器４の一方の入力端子には抵抗１６を
介してバイアス電源１４の正側端子が接続されて
いる。
増幅器６に与えるために設置されている。即ち、
第２の増幅器４の一方の入力端子には抵抗１６を
介してバイアス電源１４の正側端子が接続されて
いる。
これら第１及び第２の増幅器２，４の他方の入
力端子は一括接続され、第３の増幅器６の出力端
子２０が形成された出力側に直結されているとと
もに、抵抗１８を介してバイアス電源１４の正側
端子に接続されている。
力端子は一括接続され、第３の増幅器６の出力端
子２０が形成された出力側に直結されているとと
もに、抵抗１８を介してバイアス電源１４の正側
端子に接続されている。
そして、第１及び第２の増幅器２，４の動作を
選択的に切換えて入力信号を遮断すれために、増
幅器２，４の動作電流経路に個別に設置された第
１のスイツチ２２ａ，２２ｂからなる第１のスイ
ツチ対２２が設けられている。即ち、このスイツ
チ対２２は、第１の増幅器２の動作を切換えるス
イツチ２２ａと、第２の増幅器４の動作を切換え
るスイツチ２２ｂとから成り、スイツチ２２ａ，
２２ｂは、一方が閉じるとき、他方が開く関係に
あり、スイツチ２２ａは常閉スイツチ、スイツチ
２２ｂは常開スイツチである。
選択的に切換えて入力信号を遮断すれために、増
幅器２，４の動作電流経路に個別に設置された第
１のスイツチ２２ａ，２２ｂからなる第１のスイ
ツチ対２２が設けられている。即ち、このスイツ
チ対２２は、第１の増幅器２の動作を切換えるス
イツチ２２ａと、第２の増幅器４の動作を切換え
るスイツチ２２ｂとから成り、スイツチ２２ａ，
２２ｂは、一方が閉じるとき、他方が開く関係に
あり、スイツチ２２ａは常閉スイツチ、スイツチ
２２ｂは常開スイツチである。
また、第１、第２及び第３の増幅器２，４，６
の動作を切換えるための第２のスイツチ対２４が
設置されている。このスイツチ対２４はスイツチ
２２ａ，２２ｂに直列に接続された第２のスイツ
チ２４ａと、増幅器６の動作電流経路に設置され
た第３のスイツチ２４ｂとから成り、スイツチ２
４ａはスイツチ２２ａ又はスイツチ２２ｂと
AND回路を構成し、スイツチ２２ｂは第３の増
幅器６の動作を切換える。スイツチ２４ａ，２４
ｂの開閉動作は同時に開閉されるように成つてい
る。
の動作を切換えるための第２のスイツチ対２４が
設置されている。このスイツチ対２４はスイツチ
２２ａ，２２ｂに直列に接続された第２のスイツ
チ２４ａと、増幅器６の動作電流経路に設置され
た第３のスイツチ２４ｂとから成り、スイツチ２
４ａはスイツチ２２ａ又はスイツチ２２ｂと
AND回路を構成し、スイツチ２２ｂは第３の増
幅器６の動作を切換える。スイツチ２４ａ，２４
ｂの開閉動作は同時に開閉されるように成つてい
る。
スイツチ対２２，２４はスイツチング制御回路
２６でスイツチング動作を制御されるように成つ
ている。このスイツチング制御回路２６は制御入
力端子２８に与えられる高低（Ｈ、Ｌ）の制御入
力に基づき、第１及び第２のスイツチ信号を発生
するようにインバータ２９及び時定数回路で構成
されている。即ち、スイツチ対２２にはその開閉
のためにインバータ２９及び抵抗３０を介して形
成された第１のスイツチ信号が与えられ、スイツ
チ対２４にはインバータ２９及び反転された制御
入力を抵抗３２及びコンデンサ３４からなる積分
回路を介して形成された第２のスイツチ信号が与
えられるように成つている。
２６でスイツチング動作を制御されるように成つ
ている。このスイツチング制御回路２６は制御入
力端子２８に与えられる高低（Ｈ、Ｌ）の制御入
力に基づき、第１及び第２のスイツチ信号を発生
するようにインバータ２９及び時定数回路で構成
されている。即ち、スイツチ対２２にはその開閉
のためにインバータ２９及び抵抗３０を介して形
成された第１のスイツチ信号が与えられ、スイツ
チ対２４にはインバータ２９及び反転された制御
入力を抵抗３２及びコンデンサ３４からなる積分
回路を介して形成された第２のスイツチ信号が与
えられるように成つている。
以上の構成に基づき、その動作を第２図を参照
して説明する。制御入力端子２８がＨレベルに有
るとき、スイツチ２２ａは閉、スイツチ２２ｂは
開、スイツチ２４ａ，２４ｂは共に閉となる。こ
の場合、第１及び第３の増幅器２，６が動作状態
になる。入力端子１０に与えられる信号を第２図
Ａとすると、第１の増幅器２を通過した入力信号
は、第３の増幅器６を介して出力端子２０から取
出される。
して説明する。制御入力端子２８がＨレベルに有
るとき、スイツチ２２ａは閉、スイツチ２２ｂは
開、スイツチ２４ａ，２４ｂは共に閉となる。こ
の場合、第１及び第３の増幅器２，６が動作状態
になる。入力端子１０に与えられる信号を第２図
Ａとすると、第１の増幅器２を通過した入力信号
は、第３の増幅器６を介して出力端子２０から取
出される。
今、時刻t1において、制御入力端子２８にＬレ
ベルの制御入力が加えられると、スイツチング制
御回路２６には、その制御入力に応じて立ち上が
る第１のスイツチ信号S1が得られ、このスイツチ
信号S1はスイツチ対２２の制御入力となり、第１
の増幅器２から第２の増幅器４に動作が切り換え
られることになる。即ち、この場合、入力信号が
遮断され、第３の増幅器６には第２の増幅器４か
ら定電位出力が与えられる。
ベルの制御入力が加えられると、スイツチング制
御回路２６には、その制御入力に応じて立ち上が
る第１のスイツチ信号S1が得られ、このスイツチ
信号S1はスイツチ対２２の制御入力となり、第１
の増幅器２から第２の増幅器４に動作が切り換え
られることになる。即ち、この場合、入力信号が
遮断され、第３の増幅器６には第２の増幅器４か
ら定電位出力が与えられる。
そして、時刻t1から一定時間Ｔの経過後、時刻
t2において、スイツチング制御回路２６から第２
のスイツチ信号S2が第２のスイツチ２４に与えら
れる。このとき、スイツチ２４ａ，２４ｂは共に
開となり、第２及び第３の増幅器４，６は不作動
状態に移行し、第３の増幅器６の出力は定電位出
力から出力解除となるとともに、出力インピーダ
ンスは高インピーダンスになる。
t2において、スイツチング制御回路２６から第２
のスイツチ信号S2が第２のスイツチ２４に与えら
れる。このとき、スイツチ２４ａ，２４ｂは共に
開となり、第２及び第３の増幅器４，６は不作動
状態に移行し、第３の増幅器６の出力は定電位出
力から出力解除となるとともに、出力インピーダ
ンスは高インピーダンスになる。
第２図Ｄは出力端子２０に表れる出力の推移を
示し、時刻t1の前(a)では信号出力が維持され、時
刻t1から時刻t2の範囲(b)では低インピーダンス出
力、時刻t2以後(c)では高インピーダンス出力とな
る。
示し、時刻t1の前(a)では信号出力が維持され、時
刻t1から時刻t2の範囲(b)では低インピーダンス出
力、時刻t2以後(c)では高インピーダンス出力とな
る。
このように入力信号の遮断時、一旦定電位出力
を発生する第２の増幅器４に動作を切換えるの
で、出力増幅器としての第３の増幅器６の動作を
解除する際に、入力信号に応じて発生していたピ
ーク電圧を消滅させ、動作解除に起因する過渡音
即ちポツプ音の発生を防止できる。
を発生する第２の増幅器４に動作を切換えるの
で、出力増幅器としての第３の増幅器６の動作を
解除する際に、入力信号に応じて発生していたピ
ーク電圧を消滅させ、動作解除に起因する過渡音
即ちポツプ音の発生を防止できる。
また、出力増幅器としての第３の増幅器６の動
作を解除するので、その出力部を適当な抵抗１８
を介して定電位に接続すれば、出力解除時、出力
インピーダンスの値を任意の値にでき、高インピ
ーダンス化することができる。このため、このス
イツチ回路は入出力を共用するDINコネクタ用
のスイツチ集積回路として用いることができる。
この場合、従来のスイツチICのように外付部品
を必要としないので、構成の簡略化、小型化、低
価格化を図ることができる。
作を解除するので、その出力部を適当な抵抗１８
を介して定電位に接続すれば、出力解除時、出力
インピーダンスの値を任意の値にでき、高インピ
ーダンス化することができる。このため、このス
イツチ回路は入出力を共用するDINコネクタ用
のスイツチ集積回路として用いることができる。
この場合、従来のスイツチICのように外付部品
を必要としないので、構成の簡略化、小型化、低
価格化を図ることができる。
動作上、時間Ｔの設定はスイツチング制御回路
２６で任意に設定することができる。また、スイ
ツチング制御回路２６は実施例のように１系統と
しても良く、各スイツチ信号S1，S2を個別に発生
させる２系統構成としても同様の効果が期待でき
る。
２６で任意に設定することができる。また、スイ
ツチング制御回路２６は実施例のように１系統と
しても良く、各スイツチ信号S1，S2を個別に発生
させる２系統構成としても同様の効果が期待でき
る。
第３図はこの発明の増幅回路の具体的な実施例
を示し、前記実施例と同一部分には同一符号を付
してある。図において、第１の増幅器２はエミツ
タを共通にした一対のトランジスタ３６，３８か
らなる差動増幅器、第２の増幅器４はエミツタを
共通にした一対のトランジスタ４０，４２からな
ら差動増幅器で構成されている。これら増幅器
２，４と電源端子４４から駆動電圧Vccが与えら
れる電源ラインとの間には、トランジスタ４６，
４８から成る電流反転回路５０が設置され、増幅
器２，４の動作電流が与えられる。
を示し、前記実施例と同一部分には同一符号を付
してある。図において、第１の増幅器２はエミツ
タを共通にした一対のトランジスタ３６，３８か
らなる差動増幅器、第２の増幅器４はエミツタを
共通にした一対のトランジスタ４０，４２からな
ら差動増幅器で構成されている。これら増幅器
２，４と電源端子４４から駆動電圧Vccが与えら
れる電源ラインとの間には、トランジスタ４６，
４８から成る電流反転回路５０が設置され、増幅
器２，４の動作電流が与えられる。
増幅器２，４の出力はトランジスタ３８，４２
のコレクタから取出され、このコレクタと基準電
位点（GND）との間には発振防止用キヤパシタ
５２が設置されている。
のコレクタから取出され、このコレクタと基準電
位点（GND）との間には発振防止用キヤパシタ
５２が設置されている。
出力増幅器としての第３の増幅器６は、トラン
ジスタ５４，５６，５８、ダイオード６０，６２
及び抵抗６４，６６で構成され、出力端子２０は
トランジスタ５６，５８のコレクタ間に接続され
た抵抗６４，６６の中点に形成されている。
ジスタ５４，５６，５８、ダイオード６０，６２
及び抵抗６４，６６で構成され、出力端子２０は
トランジスタ５６，５８のコレクタ間に接続され
た抵抗６４，６６の中点に形成されている。
バイアス電源１４は第１のトランジスタ６８、
第２のトランジスタ７０、第３のトランジスタ７
２、第４のトランジスタ７４、複数の第１のダイ
オード７６，７８、複数の第２のダイオード８
０，８２，８４、第３のダイオード８６，８８、
第１の抵抗９６、第２の抵抗９２、第３の抵抗９
４で構成されている。各トランジスタ６８，７
０，７２のベースには共通のバイアス入力端子９
８を通して一定の直流電圧が加えられ、各トラン
ジスタ６８，７０，７２には個別に定電流が流れ
る。抵抗９０、ダイオード７６，７８及び抵抗９
６から成る直列回路にはトランジスタ６８から定
電流が供給されているので、ダイオード７６のア
ノードには第１のバイアス電圧が発生する。ま
た、抵抗９２、ダイオード８０，８２，８４から
成る直列回路にはトランジスタ７０から定電流が
供給され、その直列回路のダイオード８２，８４
には並列にトランジスタ７４が接続され、このト
ランジスタ７４のベースには抵抗９６に発生する
電圧が加えられている。このため、トランジスタ
７４の導通時には、トランジスタ７４によつてダ
イオード８２，８４が短絡される結果、ダイオー
ド８０のアノード側には第２のバイアス電圧が発
生し、その非導通時には第２のバイアス電圧より
高い第３のバイアス電圧が発生する。また、ダイ
オード８６，８８にはトランジスタ７２に流れる
定電流が抵抗９４を通して供給されているので、
トランジスタ７２のエミツタ側には第４のバイア
ス電圧が発生し、このバイアス電圧が入力信号と
ともに増幅器２のトランジスタ３６のベースに加
えられ、同時に増幅器４のトランジスタ４２のベ
ースにもこの第４のバイアス電圧が加えられてい
る。
第２のトランジスタ７０、第３のトランジスタ７
２、第４のトランジスタ７４、複数の第１のダイ
オード７６，７８、複数の第２のダイオード８
０，８２，８４、第３のダイオード８６，８８、
第１の抵抗９６、第２の抵抗９２、第３の抵抗９
４で構成されている。各トランジスタ６８，７
０，７２のベースには共通のバイアス入力端子９
８を通して一定の直流電圧が加えられ、各トラン
ジスタ６８，７０，７２には個別に定電流が流れ
る。抵抗９０、ダイオード７６，７８及び抵抗９
６から成る直列回路にはトランジスタ６８から定
電流が供給されているので、ダイオード７６のア
ノードには第１のバイアス電圧が発生する。ま
た、抵抗９２、ダイオード８０，８２，８４から
成る直列回路にはトランジスタ７０から定電流が
供給され、その直列回路のダイオード８２，８４
には並列にトランジスタ７４が接続され、このト
ランジスタ７４のベースには抵抗９６に発生する
電圧が加えられている。このため、トランジスタ
７４の導通時には、トランジスタ７４によつてダ
イオード８２，８４が短絡される結果、ダイオー
ド８０のアノード側には第２のバイアス電圧が発
生し、その非導通時には第２のバイアス電圧より
高い第３のバイアス電圧が発生する。また、ダイ
オード８６，８８にはトランジスタ７２に流れる
定電流が抵抗９４を通して供給されているので、
トランジスタ７２のエミツタ側には第４のバイア
ス電圧が発生し、このバイアス電圧が入力信号と
ともに増幅器２のトランジスタ３６のベースに加
えられ、同時に増幅器４のトランジスタ４２のベ
ースにもこの第４のバイアス電圧が加えられてい
る。
第１のスイツチ回路としてのスイツチ対２２は
スイツチ２２ａに相当する第５のトランジスタ１
００、スイツチ２２ｂに相当する第６のトランジ
スタ１０２を増幅器２，４毎に設置し、これらト
ランジスタ１００，１０２のエミツタを共通に接
続したものである。トランジスタ１００のベース
はダイオード８０のアノードに接続され、トラン
ジスタ１０２のベースは抵抗１０４を介してダイ
オード７６のアノードに接続されている。
スイツチ２２ａに相当する第５のトランジスタ１
００、スイツチ２２ｂに相当する第６のトランジ
スタ１０２を増幅器２，４毎に設置し、これらト
ランジスタ１００，１０２のエミツタを共通に接
続したものである。トランジスタ１００のベース
はダイオード８０のアノードに接続され、トラン
ジスタ１０２のベースは抵抗１０４を介してダイ
オード７６のアノードに接続されている。
即ち、トランジスタ１００のベースには、トラ
ンジスタ７４の導通、非導通に応じて第２又は第
３のバイアス電圧が加えられ、トランジスタ１０
２のベースには第１のバイアス電圧が加えられ
る。
ンジスタ７４の導通、非導通に応じて第２又は第
３のバイアス電圧が加えられ、トランジスタ１０
２のベースには第１のバイアス電圧が加えられ
る。
また、第２のスイツチ回路としてのスイツチ対
２４はスイツチ２４ａに相当する第７のトランジ
スタ１０６、スイツチ１４ｂに相当する第８のト
ランジスタ１０８のベースを共通にしてダイオー
ド８６のアノードに接続するとともに、各トラン
ジスタ１０６，１０８のエミツタと基準電位点と
の間に抵抗１１０，１１２を接続したものであ
る。
２４はスイツチ２４ａに相当する第７のトランジ
スタ１０６、スイツチ１４ｂに相当する第８のト
ランジスタ１０８のベースを共通にしてダイオー
ド８６のアノードに接続するとともに、各トラン
ジスタ１０６，１０８のエミツタと基準電位点と
の間に抵抗１１０，１１２を接続したものであ
る。
そして、スイツチング制御回路２６は、ダイオ
ード７８及び抵抗９６から成る直列回路に並列に
接続された第９のトランジスタ１１４とともに、
ダイオード８６，８８に並列に接続された第10の
トランジスタ１１６が設置され、このトランジス
タのベースにトランジスタ１１４のスイツチング
出力を抵抗３２及びコンデンサ３４から成る時定
数回路を通して加え、制御入力端子２８を通して
トランジスタ１１４のベースに加えられる制御入
力によつてトランジスタ１１４を導通させ、この
導通から一定時間の後、トランジスタ１１６を導
通させるように構成されている。
ード７８及び抵抗９６から成る直列回路に並列に
接続された第９のトランジスタ１１４とともに、
ダイオード８６，８８に並列に接続された第10の
トランジスタ１１６が設置され、このトランジス
タのベースにトランジスタ１１４のスイツチング
出力を抵抗３２及びコンデンサ３４から成る時定
数回路を通して加え、制御入力端子２８を通して
トランジスタ１１４のベースに加えられる制御入
力によつてトランジスタ１１４を導通させ、この
導通から一定時間の後、トランジスタ１１６を導
通させるように構成されている。
このような構成によれば、制御入力端子２８が
高レベルであるとき、トランジスタ１１４は導通
状態となり、トランジスタ１１６は不導通状態と
なる。このとき、トランジスタ７４は不導通状態
となり、トランジスタ１００，１０６，１０８は
導通状態となり、増幅器２，６は動作状態とな
り、入力端子１０に与えられる入力信号を出力端
子２０から取出すことができる。
高レベルであるとき、トランジスタ１１４は導通
状態となり、トランジスタ１１６は不導通状態と
なる。このとき、トランジスタ７４は不導通状態
となり、トランジスタ１００，１０６，１０８は
導通状態となり、増幅器２，６は動作状態とな
り、入力端子１０に与えられる入力信号を出力端
子２０から取出すことができる。
次に、制御入力端子２８が低レベルに移行する
と、トランジスタ１１４は不導通状態となり、ト
ランジスタ７４はベース電位の上昇に伴い、導通
状態に移行する。この結果、トランジスタ１００
は不導通状態、トランジスタ１０２は導通状態に
移行し、増幅器２は不作動状態、増幅器４が動作
状態となる。即ち、信号遮断となり、増幅器４は
定電位出力を増幅器６に与える。
と、トランジスタ１１４は不導通状態となり、ト
ランジスタ７４はベース電位の上昇に伴い、導通
状態に移行する。この結果、トランジスタ１００
は不導通状態、トランジスタ１０２は導通状態に
移行し、増幅器２は不作動状態、増幅器４が動作
状態となる。即ち、信号遮断となり、増幅器４は
定電位出力を増幅器６に与える。
制御入力端子２８の電位レベルが低レベルに移
行した時点から一定時間経過後、トランジスタ１
１６のベース電位がコンデンサ３４の充電で高レ
ベルとなり、トランジスタ１１６は導通状態とな
り、トランジスタ１０６，１０８は共に不導通状
態に移行し、増幅器４，６は共に不作動状態とな
る。
行した時点から一定時間経過後、トランジスタ１
１６のベース電位がコンデンサ３４の充電で高レ
ベルとなり、トランジスタ１１６は導通状態とな
り、トランジスタ１０６，１０８は共に不導通状
態に移行し、増幅器４，６は共に不作動状態とな
る。
このため、出力端子２０は増幅器２，４，６の
動作切換えに伴つて信号出力、低インピーダンス
出力、高インピーダンス出力に移行し、信号遮断
に起因する過渡音の発生を防止できる。
動作切換えに伴つて信号出力、低インピーダンス
出力、高インピーダンス出力に移行し、信号遮断
に起因する過渡音の発生を防止できる。
なお、各実施例では各増幅器２，６を単に信号
通過用の増幅器として説明したが、一定の利得を
持つ信号増幅器としても、同様の効果が期待でき
るものである。その場合、実施例ではトランジス
タ３８，４０のベースと出力点との間を直結して
いるが、トランジスタ３８，４０のベースと出力
点との間にレベル抑制手段として例えば、抵抗を
挿入することにより、適正なレベルに調整された
出力をトランジスタ３８，４０のベースに帰還す
ればよい。
通過用の増幅器として説明したが、一定の利得を
持つ信号増幅器としても、同様の効果が期待でき
るものである。その場合、実施例ではトランジス
タ３８，４０のベースと出力点との間を直結して
いるが、トランジスタ３８，４０のベースと出力
点との間にレベル抑制手段として例えば、抵抗を
挿入することにより、適正なレベルに調整された
出力をトランジスタ３８，４０のベースに帰還す
ればよい。
以上説明したように、この発明によれば、信号
遮断前には出力インピーダンスを低インピーダン
ス化でき、信号遮断時には信号遮断による過渡音
の発生を阻止できるとともに出力インピーダンス
を高インピーダンス化でき、しかも、その出力イ
ンピーダンスは任意の値に設定することができ
る。
遮断前には出力インピーダンスを低インピーダン
ス化でき、信号遮断時には信号遮断による過渡音
の発生を阻止できるとともに出力インピーダンス
を高インピーダンス化でき、しかも、その出力イ
ンピーダンスは任意の値に設定することができ
る。
第１図はこの発明の増幅回路を示すブロツク
図、第２図はその動作タイミングを示す説明図、
第３図はこの発明の増幅回路の実施例を示す回路
図である。 ２……第１の増幅器、４……第２の増幅器、６
……第３の増幅器、１４……バイアス回路、２２
……スイツチ対（第１のスイツチ回路）、２４…
…スイツチ対（第２のスイツチ回路）、２６……
スイツチング制御回路、３２……抵抗（時定数回
路）、３４……コンデンサ（時定数回路）、３６，
３８……トランジスタ対、４０，４２……トラン
ジスタ対、６８……第１のトランジスタ、７０…
…第２のトランジスタ、７２……第３のトランジ
スタ、７４……第４のトランジスタ、７６，７８
……第１のダイオード、８０，８２，８４……第
２のダイオード、８６，８８……第３のダイオー
ド、９２……第２の抵抗、９４……第３の抵抗、
９６……第１の抵抗、１００……第５のトランジ
スタ、１０２……第６のトランジスタ、１０６…
…第７のトランジスタ、１０８……第８のトラン
ジスタ、１１４……第９のトランジスタ、１１６
……第10のトランジスタ。
図、第２図はその動作タイミングを示す説明図、
第３図はこの発明の増幅回路の実施例を示す回路
図である。 ２……第１の増幅器、４……第２の増幅器、６
……第３の増幅器、１４……バイアス回路、２２
……スイツチ対（第１のスイツチ回路）、２４…
…スイツチ対（第２のスイツチ回路）、２６……
スイツチング制御回路、３２……抵抗（時定数回
路）、３４……コンデンサ（時定数回路）、３６，
３８……トランジスタ対、４０，４２……トラン
ジスタ対、６８……第１のトランジスタ、７０…
…第２のトランジスタ、７２……第３のトランジ
スタ、７４……第４のトランジスタ、７６，７８
……第１のダイオード、８０，８２，８４……第
２のダイオード、８６，８８……第３のダイオー
ド、９２……第２の抵抗、９４……第３の抵抗、
９６……第１の抵抗、１００……第５のトランジ
スタ、１０２……第６のトランジスタ、１０６…
…第７のトランジスタ、１０８……第８のトラン
ジスタ、１１４……第９のトランジスタ、１１６
……第10のトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 共通にベースに一定の直流電圧を受けて定電
流を発生する第１、第２、第３のトランジスタが
設置され、前記第１のトランジスタに流れる電流
を第１のダイオード及び第１の抵抗の直列回路で
受けて第１のバイアス電圧を発生し、前記第２の
トランジスタに第２の抵抗及び複数の第２のダイ
オードから成る直列回路で受けるとともに、この
直列回路の前記第２のダイオードの一部に第４の
トランジスタのコレクタ・エミツタを並列に接続
し、この第４のトランジスタのベースに前記第１
の抵抗に発生した電圧を加え、前記第４のトラン
ジスタの導通時、第２のバイアス電圧、その非導
通時、第３のバイアス電圧を発生し、前記第３の
トランジスタに流れる電流を第３の抵抗及び第３
のダイオードから成る直列回路で受けて第４のバ
イアス電圧を発生するバイアス電源と、 エミツタを共通にしたトランジスタ対を備えて
入力信号とともに前記第４のバイアス電圧がその
一方のトランジスタのベースに加えられ、前記入
力信号を増幅し又は通過させる第１の増幅器と、 エミツタを共通にしたトランジスタ対を備えて
前記第１の増幅器と共通に能動負荷が接続される
とともに、その一方のトランジスタのベースに前
記第４のバイアス電圧が加えられ、この第４のバ
イアス電圧に応じて小レベルの定電位出力を発生
すべき第２の増幅器と、 前記第１及び第２の増幅器の出力側に設置され
て前記第１又は第２の増幅器の出力を増幅し又は
通過させて取り出す第３の増幅器と、 前記第１の増幅器の動作電流経路に設置された
第５のトランジスタと前記第２の増幅器の動作電
流経路に設置された第６のトランジスタとを以て
差動対を構成し、前記第５のトランジスタのベー
スに前記第４のトランジスタの導通又は非導通に
応じて前記第２又は第３のバイアス電圧が加えら
れ、前記第６のトランジスタのベースに前記第１
のバイアス電圧が加えられ、前記第４のトランジ
スタの導通又は非導通に応じてスイツチング動作
をし、前記第１又は第２の増幅器を選択的に動作
状態にする第１のスイツチ回路と、 この第１のスイツチ回路に直列に接続された第
７のトランジスタとともに、前記第３の増幅器に
接続された第８のトランジスタを備え、前記第７
及び第８のトランジスタのベースに前記第４のバ
イアス電圧が加えられ、前記第７のトランジスタ
の導通により前記第１のスイツチ回路を通して前
記第１又は第２の増幅器に動作電流を流すととも
に、前記第８のトランジスタの導通により前記第
３の増幅器に動作電流を流す第２のスイツチ回路
と、 前記バイアス電源の前記第１のダイオード及び
前記第１の抵抗から成る直列回路に第９のトラン
ジスタのコレクタ・エミツタが並列に接続され、
前記第３のダイオードの両端に第10のトランジス
タのコレクタ・エミツタが並列に接続され、前記
第９のトランジスタのスイツチング出力を前記第
１のダイオードの電極に加え、前記第10のトラン
ジスタのベースに前記第９のトランジスタのスイ
ツチング出力を時定数回路を通して加え、前記第
９のトランジスタのベースに加えられる制御入力
によつて前記第９のトランジスタを導通させ、こ
の導通から一定時間の後、前記第10のトランジス
タを導通させるスイツチング制御回路と、 を備えたことを特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091212A JPS59229921A (ja) | 1983-05-23 | 1983-05-23 | スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091212A JPS59229921A (ja) | 1983-05-23 | 1983-05-23 | スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59229921A JPS59229921A (ja) | 1984-12-24 |
| JPH0556043B2 true JPH0556043B2 (ja) | 1993-08-18 |
Family
ID=14020109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58091212A Granted JPS59229921A (ja) | 1983-05-23 | 1983-05-23 | スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229921A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2857798B1 (fr) * | 2003-07-17 | 2005-12-02 | Commissariat Energie Atomique | Amplificateur de tension a faible consommation. |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5490954A (en) * | 1977-12-28 | 1979-07-19 | Matsushita Electric Ind Co Ltd | Amplifier |
| JPS55165012A (en) * | 1979-06-11 | 1980-12-23 | Fujitsu Ltd | Amplifier |
-
1983
- 1983-05-23 JP JP58091212A patent/JPS59229921A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59229921A (ja) | 1984-12-24 |
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