JPS60227461A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明の分野 本発明は、微細・高密度な、ＭＯＳダイナミック・ラン
ダム・アクセス・メモリに適用して好適な半導体集積回
路装置に関する。

本発明の背景 現在、最も高密痩化が進んでいるランダム・アクセス・
メモリ（ＲＡＭ）は、１メモリセルが１個のトランジス
タと、１個のキャパシタとからなるダイナミック型ＲＡ
Ｍ（以下ＩＴｒ形ｄＲＡＭと略記する）である。

従来技術により製造されたＩＴｒ形ｄＲＡＭの一例を第
１図（平面図）及び第２図（ＩＩ−Ｉ′断面図）に示す
。

以下では、ｎチャンネル形ＭＯ８ｄＲＡＭについて説明
するが、ｐチャンネル形についてもシリコン基板、拡散
層及びチャンネルストッパの導電型がそれぞれ逆になる
だけで、その他はｎチャンネル形と全く同様である。ま
た、シリコン基板表面に設けられたウェル内に以下で述
べる構造を形成する場合は、シリコン基板をウェルと読
み代えればよい。

第１図において、破線で囲んだ領域が１個のメモリセル
である。

キャパシタは、第２図に示すように、ｐ形シリコン基板
１と、絶縁体薄膜２と、導電体薄膜３とにより形成され
ている。

絶縁体薄膜２ど、しては、シリコン基板を酸化雰囲気中
で熱処理（以下熱酸化と略記する）して得られる厚さ１
００〜５００人のシリコン酸化膜、または熱酸化膜と化
学気相成長法（以下ＣＶＤ法と略記する）等によって堆
積されるシリコン窒化膜との積層膜が用いられている。

導電体薄膜３としては、燐等の不純物をドープして電気
抵抗を減じた多結晶シリコン、またはモリブデン、アル
ミニウム等の金属が用いられている。

メモリセル間には、厚さ０．２〜１．０μｍのシリコン
酸化膜４及びチャンネルストッパ５が形成され、メモリ
セル相互間の電気的な分離を行っている。

キャパシタに隣接しているＭＩＳ型トランジスタは、ソ
ース・ドレインとしてのｎ＋拡散層６、ゲート絶縁膜７
及びゲート電極８（ワード線として用いる）から構成さ
れている。

ビット線１０が層間絶縁膜９を介して設けられている。

このビット線１０は、層間絶縁膜９に形成されたコンタ
クトホール１１を通してｎ＋拡散層６に接続されている
。

上述したキャパシタには、導電体薄膜３にシリコン基板
１に対して正の電圧を印加し、絶縁体薄膜２下のシリコ
ン基板１の表面にＮ型反転層を形成することによって、
ＭｒＳ型トランジスタを通して電荷を蓄積することがで
きる。

この電荷の蓄積は、ｎ型反転層を形成する代りに、シリ
コン基板の絶縁体薄膜２下の表面側に燐等のｎ型不純物
をイオン注入法等を用いてドープすることによりｎ型導
電性層（図示せず）を形成して行うことができる。

ところで、上述したＩＴｒ形ｄＲＡＭの高密度化のため
には、メモリセル面積の縮小、すなわち、素子間分離領
域、キャパシタ領域及びトランジスタ領域の面積縮小が
必須である。

しかしながら、従来技術では、以下に述べる種々の理由
から、面積縮小が困難であった。

すなわち、素子間分離領域に関しては、従来広く用いら
れてきた選択酸化法では分離領域周辺にいわゆるバーズ
ビークが形成されるために、約１μｍ以下の分離幅の実
現は困難であった。

また、キャパシタ領域に関しては、従来技術を用いてキ
ャパシタ面積を単純に縮小すると、キャパシタ容量が減
少するために蓄積電荷量が減少し、出力信号電圧の減少
及びソフトエラー耐性の低下を引き起すという欠点を有
していた。

キャパシタ容量を増加させるために絶縁体薄膜２の薄膜
を薄くすれば、絶縁耐圧が低下するため、動作電圧の低
下が必要になり、回路動作余裕が減少するという問題が
あった。

また、キャパシタ領域において、シリコン基板の表面側
に溝を形成し、その溝内にキャパシタを形成することに
より、平面的なキャパシタ領域の面積を増加させずに実
効的なキャパシタ面積を増加させることも提案されてい
る。

しかしながら、このようにして高密度化した場合、隣り
合う溝間で、パンチスルーが発生し、電荷が移動するた
めに記憶情報が失われるという問題が生じる また、トランジスタ領域に関しては、ゲート電極８及び
コンタクトホール１１の寸法、及び両者の間のマスク合
せ余裕の縮小に限界があった。

本発明の開示 本発明は上述した問題を解決し、メモリセルの大幅な微
細化及び高密度化を実現することができる半導体集積回
路装置を提案せんとするものである。

本発明による半導体集積回路装置によれば、メモリセル
の周辺に形成した溝の内部に、分離部及びキャパシタ部
が形成され、また、トランジスタ部において、ゲート電
極の内部にコンタクトホールを形成している構成を有す
る。

本発明の好適な実施 以下、図面を用いて、本発明による半導体集積回路装置
及びその製法の実施例を述べよう。

実施例 本発明による半導体集積回路装置の実施例は、第３図、
第４図及び第５図に示されている。

１個のメモリセルは、第３図において、破線で囲まれた
領域であり、周辺には溝１２が形成されている。

キャパシタは、１１２の側壁に形成されたｎ型シリコン
薄膜１３及び絶縁体薄膜２及び導電体薄膜３により形成
されている。

隣り合っているメモリセルは、溝１２の内面に形成され
たシリコン酸化１１４０によって互に分離されている。

すなわち、メモリセルのキャパシタ部及び素子間分離部
はメモリセルの周辺に形成された溝内にのみ形成されて
いる。

また、トランジスタ部は、ドレインとしてのｎ＋拡散層
６１、ソースとしてのｎ＋拡散Ｍ６２、ゲート絶縁膜７
及びワード線として用いるゲート電極８から構成されて
いる。

ｎ＋拡散層６２は、８１１２の＃ｌ壁の一部でシリコン
酸化膜４０が除去された領域１４のシリコン基板表面上
に形成され、ｎ型シリコン薄膜１３と電気的に接続され
ている。

ｎ＋拡散層６１はコンタクトボール１１を介して、ビッ
ト線１０に接続されている。

ピット線１０とワード線（ゲート電極）８とはＢＦＷ）
絶縁１１１９によって電気的に絶縁されている。

また、ワード線８とキャパシタ電極３とは、溝１２の上
部に形成された絶縁体ＪＩＩＪＩＳ９０によって電気的
に絶縁されている。

以上が、本発明による半導体集積回路装置の実施例の構
成である。

次に、第３図ないし第５図で示した構造を有する本発明
による半導体集積回路装置の製法を第６図を用いて述べ
よう。

５ まず、基板濃度１０〜１０１６ｃＩｌｌ−３程ｊ［ｐ型
シリコン基板１（第６図Ａ）上に、熱酸化によって、厚
さ３００〜５００人のシリコン酸化膜１５を形成し、次
に、ＣＶＤ法によって、厚さ１０００〜１５００Ａのシ
リコン窒化膜１６及び厚さ５０００〜ｉ　ｏｏｏｏ人の
シリコン酸化［１７をＨＬ槓し、次に、パターニングし
たレジスト（図示せず）をマスクとしてシリコン酸化膜
１７、シリコン窒化膜１６及びシリコン酸化ｇｆ１５の
３層膜を、ＣＦ４ガス及び水素ガスを用いた反応性イオ
ンエツチング（以後ＲＩＥと略記する）法によってエツ
チングする（第６図Ｂ）。

次に、上述したレジストを除去した後、上述した３層躾
をマスクにシリコン基板１をＣＢｒＦ３ガスを用いたＲ
ＩＥ法によりエツチングすることによって、満１２を形
成する（第６図Ｃ）この場合、溝１２の幅は、０．５〜
１μｍ１深さは２〜４μｍ程度である。

なお、満１２を形成して後、ボロンをイオン注入して溝
底部にチャンネルストッパ（図示せず）を形成しても良
い。

次に、シリコン酸化膜１７を緩衝弗酸液で除去した後、
硝酸と弗酸の混合液によって、溝内面に露出したシリコ
ン基板１の表面を５００八程度エツチングし、ＲＩＥに
よって生じた汚染、ダメージ層を除去し、しかる後、熱
酸化によって、溝１２の内面に、厚さ５００〜１０００
人のシリコン酸化膜４０を形成する（第６図Ｄ）。

ここで、残された溝を１２’０とする。

次に、レジスト１８を厚さ１．５〜２μｍ程度塗布し、
溝１２０を埋込む。次で、レジストエツチングに対して
耐性のある材料、例えばＣＶＤ法により形成したシリコ
ン酸化膜１７０を厚さ０．１〜０．３μｍ程度被着し、
さらにレジスト１８０を塗布して、パターニングを施す
（第６図Ｅ）。

この場合、レジスト１８０のパターニングは、トランジ
スタのソース６２が形成されるべき領域１４が第３図に
示すように露出するようになされる。

次に、レジスト１８０をマ反りにシリコン酸化膜１７０
を、ＣＦ４ガス及び水素ガスを用いたＲ”ＩＥ法によっ
てエツチングし、次で、シリ：１ン酸化股１７０をマス
クにレジスト１８を、酸素ガスを用いたＲＩＥ法により
、溝側壁部のソース領域１４が露出するまでエツチング
する（第６図Ｆ）、。

次に、レジスト１８及びシリコン窒化膜１６をマスクに
、緩衝弗酸液を用いて、シリコン酸化膜４０をエツチン
グして領域１４上のシリコン基板を露出させ、次で、シ
リコン酸化膜１７０及びレジスト１８０を、それぞれＣ
Ｆ４ガス及び水素ガスを用いたＲＩＥ法及び酸素ガスを
用いたエツチング法により、除去する（第６図Ｇ）。

次に、ＣＶＤ法によりｎ型不純物例えば燐または砒素等
を１０１８〜１０２０ＣＩｌ−３のｍ痕でドープしたシ
リコン薄膜１３を堆積する。この場合ＣＶＤの条件とし
て、例えばシランを原料として基板温度６００〜７００
℃程麿とすると、多結晶状態のシリコン薄膜が形成され
る。

シリコン１ｌｌｌ１１３の膜厚は、溝１２０を全く埋込
まないように、溝１２０の溝幅の半分よりは薄くする。

次にシリコン薄膜１３をＣＢ’　ｒ　Ｆ３ガスを用いた
ＲＩＥ法によりエツチングし、溝１２０の側壁のみ該シ
リコン薄膜１３を残す。

−また、ＲＩＥ後残された溝を１２１とする（第６図１
１）　。

次に、ＲＩＦによって生じた汚染、ダメージ層を除去す
るために、硝酸と弗酸の混合液により、シリコン薄膜１
３の表面を５００人程度エツチングする。次に、シリコ
ン薄膜１３の表面に厚さ５０〜５００人の絶縁体薄膜２
を形成する（第６図Ｉ）。ここで残された溝を１２２と
する。

この場合、絶縁体薄膜２としては、シリコン薄膜１３を
熱酸化して形成するシリコン酸化膜、またはそのシリコ
ン酸化膜とＣＶＤ法等により形成されたシリコン窒化膜
との積層膜を用い得る。

また、この場合、この場合の熱酸化処理により、シリコ
ン薄膜１３とシリコン基′板１が接している領域１４に
おいて、シリコン薄膜１３中の不純物がシリコン基板１
の内部に拡散してｎ“拡散層６２が形成される。ｎ＋拡
散層６２の接合深さく横方向の深さ）は、０．１〜０．
２μｍあれば良い。熱酸化の条件で上述した接合深さが
得られない場合は、絶縁体簿膜２を形成して後、窒素雰
囲気中で熱酸化すれば良い。

次に、導電体薄膜としての燐をドープしたシリコン薄膜
３０を、溝１２２の幅の半分よりは厚く形成し、溝１２
２を埋込み、次で、シリコン薄膜３０をＲＩＥ法により
エツチングして、溝１２２の内部にのみシリコン薄膜３
０を残す（第６図Ｊ）。

この場合、シリコン薄膜３０を形成するときと、ＲＩＥ
を行うとぎとの条件は、シリコン薄膜１３の場合と同じ
で良い。

次に、シリコン薄膜３０の表面を熱酸化して、厚さ１０
００〜３０００Ａ程度のシリコン酸化ｇ１９１を形成す
る（第６図Ｋ）。

このようにすれば、シリコン薄膜３０がシリコン酸化膜
９１、絶縁体薄膜２及びシリコン酸化膜４０によって溝
内に、電気的に分離されて埋込まれる。

次に、約１６０℃に熱したリン酸を用いてシリコン窒化
膜１６を除去し、次で、緩衝弗酸液を用いてシリコン酸
化膜１５を除去して後、シ　・リコン基板１を熱酸化す
ることにより、厚さ５０〜５００Ａのシリコン酸化膜７
０を、トランジスタのゲート絶縁膜として形成し、次に
、厚さ２０００〜４０００人の燐をドープしたシリコン
薄膜８０を、ゲート電極として形成する。

シリコン薄膜８０は、シリコン薄膜３ｏを形成するのと
同じ方法で良い。次にＣＶＤ法によりシリコン酸化膜９
２を、シリコン薄膜８ｏに積層して、居間絶縁膜として
４０００〜６０００Ａ程度堆積形成する（第６図１）。

次に、パターニングしたレジスト（図示せず）をマスク
に、シリコン酸化膜９２及びシリコン薄膜８０をＲＩＥ
法によりエツチングしてワード線としての配線を形成す
るとともに］ンクトホール１１を開口する（第６図Ｍ）
。

次に、例えば砒素をイオン注入して、コンタクトホール
１１下に露出したシリコン基板１の表面にｎ＋拡散層６
１を形成する（第６図Ｎ）。

次に、ＣＶＤ法によりシリコン酸化膜９３を堆積し、さ
らにＲＩＥ法によって、シリコン酸化膜９３をエツチン
グすることにより、シリコン薄膜８０及びシリコン酸化
膜９２の側壁にのみシリコン酸化Ｉ％１９３を残す（第
６図Ｏ）。

次に、例えばアルミニウム等の金属を用いてビット線１
０を形成する（第６図Ｐ）。

以上が本発明による半導体集積回路装置の製法の実施例
である。

このような製法によって得られた本発明による半導体集
積回路装置によれば、メモリセルの周辺に形成した幅１
μｍ以下の溝の内部に分離部及び１１！バシタ部形成し
ているから両者の領域を平面的に極めて縮小することが
できる。

また、溝の内面に絶縁体薄膜を形成しているから、隣り
合うセル間でのビット情報の干渉を防止できる。

さらに、溝が、分離部及びキャパシタ部の形成工程によ
り埋込まれ、平坦化されているから、ワード線を形成す
ることが容易になる。

また、トランジスタ部については、ソースとしてのｎ＋
拡散層が上記溝側面の一部領域に形成されているので平
面的なソー、ス領域面積を非常に小さくすることができ
る。

さらに、ゲート電極の内部にゲートのパターニングと同
時にコンタクトホールを形成することができ、またコン
タクトホール下の領域にドレインとしてのｎ＋拡散層を
形成しているからゲート電極のパターニングとコンタク
トホールのパターニングとのマスク合せ余裕を取る必要
がなく、且つドレイン領域面積を非常に小さくすること
ができる。さらにリソグラフィ工程も１回少なくとすむ
。

以上のことから、トランジスタ領域についても、従来技
術に仕べて大幅な面積縮小が可能となり、結局、セル部
全体として飛躍的な面積縮小が達成でき、超高密痕なメ
モリセルを実現させることができる。゛

【図面の簡単な説明】

第１図及び第２図は、”従来の半導体集積回路　′装置
を示ゴ平面図及びイのＢ−８断面図である。 第３図は、本発明にＪζる半導体集積回路装置を示す平
面図である。 第４図は、（のＡ−Ａ’断面図である。 第５図は、同じ＜Ｂ−Ｒ’断面図である。 第６図Ａ〜Ｐは本発明による半導体集積回路装置の製法
の一例を示す順次の工程における断面図である。 出願人　日本電信電話公社 の 第４図 第６図 第６Ｆ 第６図 第６図 第６図 手続補正書 昭和６０年３月６日 、事件の表示　特願昭５９−７９６８３号、発明の名称 半導体集積回路装置及びその製法 、補正をする者 事件との関係　特許出願人 住　所　東京都千代田区内幸町１丁目１番６号名　称　
（４２，２）日本電信電話公社代表者　真　藤　恒 、代理人 住　所　〒１０２　東京都千代田区麹町５丁目７番地　
秀和紀尾井町ＴＢＲ８２０号 、補正命令の日付　自発補正 （１）願書中、「（特許法第３８条ただし書の規定によ
る特許出願）」とあるのを削除する。 （２）仝、「２、特許請求の範囲に記載された発明の数
」の欄を削除する。 （３〉出願審査請求書を別紙のとおり訂正する。 以　上

Claims (1)

1. 【特許請求の範囲】 １、導電型を有する半導体基板の主面側に溝が設けられ
   、 上記溝内面の第１の所定領域を除いて第１の絶縁体薄膜
   が設けられ、 上記第１の絶縁体薄膜の所定の一部に積層し且つ上記第
   １の所定領域に露出した上記半導体基板に接触している
   第１の導電体薄膜が設けられ、 上記第１の導電体薄膜の表面に第２の絶縁体薄膜が設け
   られ、 少なくとも上記第２の絶縁体薄膜に積層して第２の導電
   体薄膜が設番プられていることを特徴とする半導体集積
   回路装置。 ２、上記第１の導電体薄膜が、上記半導体基板の導電型
   とは反対の導電型を有することを特徴とする特許請求の
   範囲第１項記載の半導体集積回路装置。 ３、少なくとも上記第１の所定領域に、上記半導体基板
   の導電型とは反対の導電型を有する第１の拡散層が設け
   られ、該第１の拡散層が上記第１の導電体薄膜の一部と
   接触していることを特徴とする特許請求の範囲第１項記
   載の半導体集積回路装置。 ４、上記溝が、上記半導体基板の主面側の第２の所定領
   域を囲むように設けられ、少なくとも上記第２の所定領
   域の第３の所定領域を除いた領域に、ＭＩＳ型トランジ
   スタのゲート電極が設けられ、上記第３の所定領域の上
   記半導体基板の主面上に、該半導体基板の導電型とは反
   対の導電型を有する第２の拡散層が設けられ、 上記第２の拡散層と上記第１の拡散層と上記ゲート電極
   とにより上記ＭＫＳ型トランジスタが構成されることを
   特徴とする特許請求の範囲第３項記載の半導体集積回路
   装置。