JPH0559603B2 - - Google Patents
Info
- Publication number
- JPH0559603B2 JPH0559603B2 JP62165651A JP16565187A JPH0559603B2 JP H0559603 B2 JPH0559603 B2 JP H0559603B2 JP 62165651 A JP62165651 A JP 62165651A JP 16565187 A JP16565187 A JP 16565187A JP H0559603 B2 JPH0559603 B2 JP H0559603B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- terminal
- pulse
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はオフセツトキヤンセル回路に関し、特
にMOS集積回路化された自動線路等化器等のオ
フセツトキヤンセル回路に関する。
にMOS集積回路化された自動線路等化器等のオ
フセツトキヤンセル回路に関する。
従来この種のオフセツトキヤンセル回路は、第
３図にその回路図を示すように、通信信号等の所
定の入力信号を増幅する増幅回路２と、増幅回路
２の出力端を一方の入力端に接続した２入力アナ
ログ加算器３と、２入力アナログ加算器３の出力
端を基準電圧Vr3と比較する比較回路４と、クロ
ツクパルスφcの一周期をｔ秒として比較回路４の
出力が一定時間（2n−１）・ｔ秒内に送出したパ
ルス数を計算し、そのパルス数が（2n−１）／２
より大きいか小さいかに応じて制御パルスφb又
はφaを発生する制御信号発生回路５と、制御パ
ルスφa，φbでそれぞれ制御されるスイツチSa，
Φbを閉じることによつて積分キヤパシタＣを所
定電流で充電又は放電する充放電回路６と、積分
キヤパシタＣの両端の電圧を２入力アナログ加算
器３の他方の入力端に加える補償信号線７とを含
んでいる。８，９はｎビツトアツプカウンター、
１０は単安定マルチバイブレーターである。比較
回路４の出力信号はAND回路A1の一方の入力端
子に入り、他方の入力端子にはクロツクパルスφc
が入り論理積をとる。又、クロツクパルスφcはｎ
ビツトアツプカウンター９のアツプ入力端子U2
にも入り時間の計数を行う。
３図にその回路図を示すように、通信信号等の所
定の入力信号を増幅する増幅回路２と、増幅回路
２の出力端を一方の入力端に接続した２入力アナ
ログ加算器３と、２入力アナログ加算器３の出力
端を基準電圧Vr3と比較する比較回路４と、クロ
ツクパルスφcの一周期をｔ秒として比較回路４の
出力が一定時間（2n−１）・ｔ秒内に送出したパ
ルス数を計算し、そのパルス数が（2n−１）／２
より大きいか小さいかに応じて制御パルスφb又
はφaを発生する制御信号発生回路５と、制御パ
ルスφa，φbでそれぞれ制御されるスイツチSa，
Φbを閉じることによつて積分キヤパシタＣを所
定電流で充電又は放電する充放電回路６と、積分
キヤパシタＣの両端の電圧を２入力アナログ加算
器３の他方の入力端に加える補償信号線７とを含
んでいる。８，９はｎビツトアツプカウンター、
１０は単安定マルチバイブレーターである。比較
回路４の出力信号はAND回路A1の一方の入力端
子に入り、他方の入力端子にはクロツクパルスφc
が入り論理積をとる。又、クロツクパルスφcはｎ
ビツトアツプカウンター９のアツプ入力端子U2
にも入り時間の計数を行う。
今、ｎビツトアツプカウンター９の最大計数値
2n−１をK2と仮定し、ｎビツトアツプカウンタ
ー８の時刻毎の計数値をK1と仮定する。AND回
路A1からの出力パルスとクロツクパルスφcによ
りｎビツトアツプカウンター８，９がそれぞれ計
数され、ｎビツトアツプカウンター９が最大計数
値K2に達した時、ｎビツトアツプカウンター８
の計数値K1がK1＞（K2／２）ならば出力Q1から
AND回路A2の一方の入力端子に“Ｈ”が出力さ
れる。同時にｎビツトアツプカウンター９の出力
Q2が単安定マルチバイブレーター１０により微
分されAND回路A2の他方の入力端子に入り、制
御パルスφbが発生する。制御パルスφbはスイツ
チSbを閉じて積分キヤパシタＣを一定電流で放電
し、積分キヤパシタＣの電圧を利得１の増幅回路
１１を介して２入力アナログ加算器３に加える。
2n−１をK2と仮定し、ｎビツトアツプカウンタ
ー８の時刻毎の計数値をK1と仮定する。AND回
路A1からの出力パルスとクロツクパルスφcによ
りｎビツトアツプカウンター８，９がそれぞれ計
数され、ｎビツトアツプカウンター９が最大計数
値K2に達した時、ｎビツトアツプカウンター８
の計数値K1がK1＞（K2／２）ならば出力Q1から
AND回路A2の一方の入力端子に“Ｈ”が出力さ
れる。同時にｎビツトアツプカウンター９の出力
Q2が単安定マルチバイブレーター１０により微
分されAND回路A2の他方の入力端子に入り、制
御パルスφbが発生する。制御パルスφbはスイツ
チSbを閉じて積分キヤパシタＣを一定電流で放電
し、積分キヤパシタＣの電圧を利得１の増幅回路
１１を介して２入力アナログ加算器３に加える。
逆にｎビツトアツプカウンター８の計数値K1
がK1＜（K2／２）の時は、出力Q1からインバー
ターI1に“Ｌ”が出力され、反転出力“Ｈ”とな
つてAND回路A2の一方の入力端子に出力され
る。同時にｎビツトアツプカウンター９から出力
Q2が単安定マルチバイブレーター１０により微
分され、AND回路A3の他方の入力端子に出力さ
れ制御パルスφaが発生する。制御パルスφaはス
イツチSaを閉じて積分キヤパシタＣを一定電流で
充電し、その電圧を２入力アナログ加算器３に加
える。このようにして、直流成分が基準電圧Vr3
に補正された出力信号が得られる。
がK1＜（K2／２）の時は、出力Q1からインバー
ターI1に“Ｌ”が出力され、反転出力“Ｈ”とな
つてAND回路A2の一方の入力端子に出力され
る。同時にｎビツトアツプカウンター９から出力
Q2が単安定マルチバイブレーター１０により微
分され、AND回路A3の他方の入力端子に出力さ
れ制御パルスφaが発生する。制御パルスφaはス
イツチSaを閉じて積分キヤパシタＣを一定電流で
充電し、その電圧を２入力アナログ加算器３に加
える。このようにして、直流成分が基準電圧Vr3
に補正された出力信号が得られる。
このオフセツトキヤンセル回路は、充放電回路
６に電流ミラー回路を使用していることに基ずく
オフセツト補償誤差がある。スイツチSaが閉た時
pMOSトランジスタTr2に流れる電流ISaとスイツ
チSbが閉じたときnMOSトランジスタTr4に流れ
る電流ISbとは等しくなるとは限らない。それは
pMOSトランジスタTr1のドレインとnMOSトラ
ンジスタTr3のドレイン接続点の電位V1と、
pMOSトランジスタTr2のドレインとnMOSトラ
ンジスタTr4のドレインの接続点の電位V2とは必
ずしも等しくはならないからである。従つて、積
分キヤパシタＣの電圧の変化量は、充電時を｜
Vc+｜、放電時を｜Vc-｜にすると、｜Vc+｜≠｜
Vc-｜となる。一方、一定時間内の比較器出力が
“Ｈ”である時間をtH、“Ｌ”である時間をtLとす
ると、本オフセツト補償回路の平衡条件はtH・｜
Vc-｜＝tL・｜Vc+｜となる。従つて｜Vc+｜≠
｜Vc-｜の時tH≠tLとなりオフセツト補償誤差が
発生する。
６に電流ミラー回路を使用していることに基ずく
オフセツト補償誤差がある。スイツチSaが閉た時
pMOSトランジスタTr2に流れる電流ISaとスイツ
チSbが閉じたときnMOSトランジスタTr4に流れ
る電流ISbとは等しくなるとは限らない。それは
pMOSトランジスタTr1のドレインとnMOSトラ
ンジスタTr3のドレイン接続点の電位V1と、
pMOSトランジスタTr2のドレインとnMOSトラ
ンジスタTr4のドレインの接続点の電位V2とは必
ずしも等しくはならないからである。従つて、積
分キヤパシタＣの電圧の変化量は、充電時を｜
Vc+｜、放電時を｜Vc-｜にすると、｜Vc+｜≠｜
Vc-｜となる。一方、一定時間内の比較器出力が
“Ｈ”である時間をtH、“Ｌ”である時間をtLとす
ると、本オフセツト補償回路の平衡条件はtH・｜
Vc-｜＝tL・｜Vc+｜となる。従つて｜Vc+｜≠
｜Vc-｜の時tH≠tLとなりオフセツト補償誤差が
発生する。
上述した従来のオフセツトキヤンセル回路は、
電流ミラー回路を使用しているので、正方向の補
償電圧と負方向の補償電圧の大きさが異なる結果
としてオフセツト補償誤差が大きくなつてしまう
という欠点がある。本発明の目的は、オフセツト
補償誤差が小さくMOS集積回路化に適したオフ
セツトキヤンセル回路を提供することにある。
電流ミラー回路を使用しているので、正方向の補
償電圧と負方向の補償電圧の大きさが異なる結果
としてオフセツト補償誤差が大きくなつてしまう
という欠点がある。本発明の目的は、オフセツト
補償誤差が小さくMOS集積回路化に適したオフ
セツトキヤンセル回路を提供することにある。
本発明のオフセツトキヤンセル回路は、所定の
入力信号に補償信号を加算して増幅するか、前記
入力信号を増幅して前記補償信号を加算する増幅
手段と、この増幅手段の出力信号を基準電圧と比
較する比較回路と、複数の論理ゲートにより構成
され、前記比較回路の出力が高レベルである時間
又は低レベルである時間をクロツクで計数し、一
定時間内に規定の計数値であるか否かに応じて第
１、第２のパルスを同時に発生させた後第３、第
４のパルスを発生させるか、または前記第１、第
３のパルスを同時に発生させたあと前記第２、第
４のパルスを同時に発生する制御信号発生回路
と、演算増幅器と、該演算増幅器の出力と反転入
力間に接続される積分キヤパシタと、サンプリン
グ・キヤパシタと、前記演算増幅器の反転入力端
子と前記サンプリング・キヤパシタの一方の端子
の間に挿入され前記第４のパルスで制御される第
１のスイツチと、前記サンプリング・キヤパシタ
の一方の端子と接地端子間に挿入され前記第１の
パルスで制御された第２のスイツチと、前記サン
プリング・キヤパシタの他方の端子と第２の基準
電圧端子間に挿入され前記第３のパルスで制御さ
れる第３のスイツチと、前記サンプリング・キヤ
パシタの他方の端子と接地端子間に挿入され前記
第２のパルスで制御される第４のスイツチからな
り、前記比較回路の出力が一定時間内に規定の計
数値である否かに応じて、反転積分動作又は非反
転積分動作を行つて前記補償信号を出力するスイ
ツチド・キヤパシタ積分器とを具備することを特
徴とする。
入力信号に補償信号を加算して増幅するか、前記
入力信号を増幅して前記補償信号を加算する増幅
手段と、この増幅手段の出力信号を基準電圧と比
較する比較回路と、複数の論理ゲートにより構成
され、前記比較回路の出力が高レベルである時間
又は低レベルである時間をクロツクで計数し、一
定時間内に規定の計数値であるか否かに応じて第
１、第２のパルスを同時に発生させた後第３、第
４のパルスを発生させるか、または前記第１、第
３のパルスを同時に発生させたあと前記第２、第
４のパルスを同時に発生する制御信号発生回路
と、演算増幅器と、該演算増幅器の出力と反転入
力間に接続される積分キヤパシタと、サンプリン
グ・キヤパシタと、前記演算増幅器の反転入力端
子と前記サンプリング・キヤパシタの一方の端子
の間に挿入され前記第４のパルスで制御される第
１のスイツチと、前記サンプリング・キヤパシタ
の一方の端子と接地端子間に挿入され前記第１の
パルスで制御された第２のスイツチと、前記サン
プリング・キヤパシタの他方の端子と第２の基準
電圧端子間に挿入され前記第３のパルスで制御さ
れる第３のスイツチと、前記サンプリング・キヤ
パシタの他方の端子と接地端子間に挿入され前記
第２のパルスで制御される第４のスイツチからな
り、前記比較回路の出力が一定時間内に規定の計
数値である否かに応じて、反転積分動作又は非反
転積分動作を行つて前記補償信号を出力するスイ
ツチド・キヤパシタ積分器とを具備することを特
徴とする。
次に、本発明の実施例について図面を参照して
説明する。第１図は本発明の第１の実施例を示す
ブロツク図である。この実施例は、通信信号等の
所定の入力信号を増幅する増幅回路２と、増幅回
路２の出力端を一方の入力端に接続した２入力ア
ナログ加算器３と、２入力アナログ加算器３の出
力端の信号を第１の基準電圧Vr1と比較する比較
回路４と、比較回路４の出力が一定時間（2n−
１）・ｔ秒内に送出したパルス数を計数し、その
パルス数が（2n−１）／２より大きいか小さいか
に応じて第１、第２のパルスφ1，φ2を同時に発
生させた後第３、第４のパルスφ3，φ4を同時に
発生させるか又は第１、第３のパルスφ1，φ3を
同時に発生させた後第２、第４のパルスφ2，φ4
を同時に発生する制御信号発生回路５Ａと、演算
増幅器１５、積分キヤパシタC1、サンプリン
グ・キヤパシタCS、演算増幅器１５の反転入力端
子とサンプリング・キヤパシタCSの一方の端子の
間に挿入された第４のパルスφ4で制御される第
４のスイツチS4、サンプリング・キヤパシタCsの
一方の端子と接地端子間に挿入され第１のパルス
φ1で制御される第１のスイツチS1、サンプリン
グ・キヤパシタCSの他方の端子と第２の基準電圧
端子Vr2間に挿入され第３のパルスφ3で制御され
る第３のスイツチS3、サンプリング・キヤパシタ
CSの他方の端子と接地端子間に挿入され第２のパ
ルスφ2で制御される第２のスイツチS2からなり、
比較回路４の出力とクロツクφcの論理積が一定時
間（2n−１）・ｔ秒内に送出したパルス数をｎビ
ツトアツプカウンタ８で計数し、そのパルス数が
（2n−１）／２より大きいか小さいかに応じて反
転積分動作又は非反転積分動作を行うスイツチ
ド・キヤパシタ（以下SCと記す）積分器１４と、
SC積分器１４の出力を２入力アナログ加算器３
の他方の入力端子に加える補償信号線７とを含ん
でなるものである。制御信号発生回路５Ａの具体
的構成は、インバーターI1、AND回路A1，A2、
ｎビツトアツプカウンター８，９、単安定マルチ
バイブレーター１０、の所までは従来例と同じで
ある。第１のクロツクパルスφ1は、AND回路
A2，A3の出力の論理和として与えられる。同様
に第２〜第４のパルスφ2〜φ4は、それぞれAND
回路A2とAND回路A3の出力を遅延回路１３に通
したものとの論理和、AND回路A3とAND回路
A2の出力を遅延回路１２に通したものとの論理
和、AND回路A2の出力を遅延回路１２を通した
ものとAND回路A3の出力を遅延回路１３を通し
たものとの論理和としてそれぞれ得られる。
説明する。第１図は本発明の第１の実施例を示す
ブロツク図である。この実施例は、通信信号等の
所定の入力信号を増幅する増幅回路２と、増幅回
路２の出力端を一方の入力端に接続した２入力ア
ナログ加算器３と、２入力アナログ加算器３の出
力端の信号を第１の基準電圧Vr1と比較する比較
回路４と、比較回路４の出力が一定時間（2n−
１）・ｔ秒内に送出したパルス数を計数し、その
パルス数が（2n−１）／２より大きいか小さいか
に応じて第１、第２のパルスφ1，φ2を同時に発
生させた後第３、第４のパルスφ3，φ4を同時に
発生させるか又は第１、第３のパルスφ1，φ3を
同時に発生させた後第２、第４のパルスφ2，φ4
を同時に発生する制御信号発生回路５Ａと、演算
増幅器１５、積分キヤパシタC1、サンプリン
グ・キヤパシタCS、演算増幅器１５の反転入力端
子とサンプリング・キヤパシタCSの一方の端子の
間に挿入された第４のパルスφ4で制御される第
４のスイツチS4、サンプリング・キヤパシタCsの
一方の端子と接地端子間に挿入され第１のパルス
φ1で制御される第１のスイツチS1、サンプリン
グ・キヤパシタCSの他方の端子と第２の基準電圧
端子Vr2間に挿入され第３のパルスφ3で制御され
る第３のスイツチS3、サンプリング・キヤパシタ
CSの他方の端子と接地端子間に挿入され第２のパ
ルスφ2で制御される第２のスイツチS2からなり、
比較回路４の出力とクロツクφcの論理積が一定時
間（2n−１）・ｔ秒内に送出したパルス数をｎビ
ツトアツプカウンタ８で計数し、そのパルス数が
（2n−１）／２より大きいか小さいかに応じて反
転積分動作又は非反転積分動作を行うスイツチ
ド・キヤパシタ（以下SCと記す）積分器１４と、
SC積分器１４の出力を２入力アナログ加算器３
の他方の入力端子に加える補償信号線７とを含ん
でなるものである。制御信号発生回路５Ａの具体
的構成は、インバーターI1、AND回路A1，A2、
ｎビツトアツプカウンター８，９、単安定マルチ
バイブレーター１０、の所までは従来例と同じで
ある。第１のクロツクパルスφ1は、AND回路
A2，A3の出力の論理和として与えられる。同様
に第２〜第４のパルスφ2〜φ4は、それぞれAND
回路A2とAND回路A3の出力を遅延回路１３に通
したものとの論理和、AND回路A3とAND回路
A2の出力を遅延回路１２に通したものとの論理
和、AND回路A2の出力を遅延回路１２を通した
ものとAND回路A3の出力を遅延回路１３を通し
たものとの論理和としてそれぞれ得られる。
次にこの実施例の動作について説明する。便宜
上、ｎ＝３として説明する。第２図は、一実施例
の動作を示す波形図である。増幅回路２の出力信
号（この場合はオフセツト電圧VOS）が、第１の
基準電圧Vr1より大きい比較回路の出力は“Ｈ”
となり、比較器出力とクロツクパルスφcとの論理
積によりｎビツトアツプカウンター８が計数され
る。時間計測用のｎビツトアツプカウンター９は
常に計数している為、最大計数値（23−１）・ｔ
秒＝７・ｔ秒後毎にパルスを一つ単安定マルチバ
イブレーター１０に出力する。この時一定時間内
で比較器出力が“Ｈ”である時間が“Ｌ”である
時間より長ければ、ｎビツトアツプカウンター８
の計数値は一定時間７・ｔ秒内で（23−１）／２
を越える為アツプカウンター８の出力Q1から
AND回路A2に“Ｈ”が出力される。但し、入力
信号の周期は前記一定時間より十分短いものとす
る。よつて単安定マルチバイブレーター１０を通
つたパルスφDとの論理積により、A2からパルス
一つが発生し、第１、第２のパルスφ1，φ2が発
生した後、第３、第４のパルスφ3，φ4が発生す
る。従つてスイツチS1，S2が一定時間だけ閉じ、
次いでスイツチS3，S4が一定時間だけ閉じること
によりSC積分器１４は反転積分動作を行い負の
補償信号ΔVC-＝−（CS／CI）・Vr2を積分する。
従つて２入力アナログ加算器３の出力もΔVC-だ
け変化するが、第１の基準電圧Vr1より大きいう
ちは以上の動作を繰り返し行う。
上、ｎ＝３として説明する。第２図は、一実施例
の動作を示す波形図である。増幅回路２の出力信
号（この場合はオフセツト電圧VOS）が、第１の
基準電圧Vr1より大きい比較回路の出力は“Ｈ”
となり、比較器出力とクロツクパルスφcとの論理
積によりｎビツトアツプカウンター８が計数され
る。時間計測用のｎビツトアツプカウンター９は
常に計数している為、最大計数値（23−１）・ｔ
秒＝７・ｔ秒後毎にパルスを一つ単安定マルチバ
イブレーター１０に出力する。この時一定時間内
で比較器出力が“Ｈ”である時間が“Ｌ”である
時間より長ければ、ｎビツトアツプカウンター８
の計数値は一定時間７・ｔ秒内で（23−１）／２
を越える為アツプカウンター８の出力Q1から
AND回路A2に“Ｈ”が出力される。但し、入力
信号の周期は前記一定時間より十分短いものとす
る。よつて単安定マルチバイブレーター１０を通
つたパルスφDとの論理積により、A2からパルス
一つが発生し、第１、第２のパルスφ1，φ2が発
生した後、第３、第４のパルスφ3，φ4が発生す
る。従つてスイツチS1，S2が一定時間だけ閉じ、
次いでスイツチS3，S4が一定時間だけ閉じること
によりSC積分器１４は反転積分動作を行い負の
補償信号ΔVC-＝−（CS／CI）・Vr2を積分する。
従つて２入力アナログ加算器３の出力もΔVC-だ
け変化するが、第１の基準電圧Vr1より大きいう
ちは以上の動作を繰り返し行う。
逆に一定時間内で比較器出力が“Ｈ”である時
間が“Ｌ”である時間よりも短い場合には、計数
値は（23−１）／２を越えずｎビツトアツプカウ
ンター８の出力Q1から“Ｌ”がインバーターI1に
出力され、反転出力“Ｈ”となつてAND回路A3
に出力される。よつて単安定マルチバイブレータ
ー１０を通つたパルスφDとの論理積によりA3か
ら一つパルスが発生し第１、第３のパルスφ1，
φ3が発生した後、第２、第４のパルスφ2，φ4が
発生する。従つてSC積分器１４は非反転積分動
作を行い、正の補償信号ΔVC+＝Δ（CS／CI）・
Vr2を積分し、２入力アナログ加算器３の出力
ΔVC+だけ正側へ移動する。以上の説明から明ら
かなように、正の補償信号ΔVC+と負の補償信号
ΔVC-はCIとCSの比で決まるので｜ΔVC+｜＝｜
ΔVC-｜となり、従来発生していた誤差は発生し
ない。SC積分器はMOS集積回路で容易に実現で
きるのは明白であるから、この実施例がMOS集
積回路に適しているのはいうまでもない。尚、SR
は初期化する為のリセツトスイツチであるが、必
ずしも必要ではない。
間が“Ｌ”である時間よりも短い場合には、計数
値は（23−１）／２を越えずｎビツトアツプカウ
ンター８の出力Q1から“Ｌ”がインバーターI1に
出力され、反転出力“Ｈ”となつてAND回路A3
に出力される。よつて単安定マルチバイブレータ
ー１０を通つたパルスφDとの論理積によりA3か
ら一つパルスが発生し第１、第３のパルスφ1，
φ3が発生した後、第２、第４のパルスφ2，φ4が
発生する。従つてSC積分器１４は非反転積分動
作を行い、正の補償信号ΔVC+＝Δ（CS／CI）・
Vr2を積分し、２入力アナログ加算器３の出力
ΔVC+だけ正側へ移動する。以上の説明から明ら
かなように、正の補償信号ΔVC+と負の補償信号
ΔVC-はCIとCSの比で決まるので｜ΔVC+｜＝｜
ΔVC-｜となり、従来発生していた誤差は発生し
ない。SC積分器はMOS集積回路で容易に実現で
きるのは明白であるから、この実施例がMOS集
積回路に適しているのはいうまでもない。尚、SR
は初期化する為のリセツトスイツチであるが、必
ずしも必要ではない。
第４図の本発明の第２の実施例について説明す
る。入力信号端子の直後に２入力アナログ加算器
３を置き、前記２入力アナログ加算器３の出力を
増幅回路２の入力とし、前記増幅回路２の出力を
第１の基準電圧と比較する比較回路４の入力信号
としてもよい。以下、回路構成、及び動作原理は
実施例１と同様である。
る。入力信号端子の直後に２入力アナログ加算器
３を置き、前記２入力アナログ加算器３の出力を
増幅回路２の入力とし、前記増幅回路２の出力を
第１の基準電圧と比較する比較回路４の入力信号
としてもよい。以下、回路構成、及び動作原理は
実施例１と同様である。
以上説明したように本発明は、SC積分器を使
用して正方向、負方向の絶対値が等しい補償信号
を発生するようにしたので、オフセツト補償誤差
が少なく、MOS集積回路化に適したオフセツト
キヤンセル回路が得られる効果がある。
用して正方向、負方向の絶対値が等しい補償信号
を発生するようにしたので、オフセツト補償誤差
が少なく、MOS集積回路化に適したオフセツト
キヤンセル回路が得られる効果がある。
第１図は本発明の一実施例のブロツク図、第２
図は第１図の動作を示す波形図、第３図は従来例
のブロツク図、第４図は本発明の他の実施例のブ
ロツク図である。 １……入力信号端子、２……増幅回路、３……
２入力アナログ加算器、４……比較回路、５Ａ…
…制御信号発生回路、６……充放置電回路、７…
…補償信号線、８，９……ｎビツトアツプカウン
ター、１０……単安定マルチバイブレーター、１
１……増幅回路、１２，１３……遅延回路、１４
……SC積分器、A1，A2，A3……AND回路、I1
……インバーター、O1〜O4……OR回路、S1〜S4
……第１〜第４のスイツチ、Sa，Sb……スイツ
チ、SR……リセツトスイツチ、Tr1，Tr2……
pMOSトランジスタ、Tr3，Tr4……nMOSトラン
ジスタ、V+……正電源端子、V-……負電源端
子、Vr1……第１の基準電圧、Vr2……第２の基
準電圧、Vr3，Vr4……基準電圧、φ1〜φ4……第
１〜第４のパルス、φa，φb……制御パルス、φc
……クロツクパルス。
図は第１図の動作を示す波形図、第３図は従来例
のブロツク図、第４図は本発明の他の実施例のブ
ロツク図である。 １……入力信号端子、２……増幅回路、３……
２入力アナログ加算器、４……比較回路、５Ａ…
…制御信号発生回路、６……充放置電回路、７…
…補償信号線、８，９……ｎビツトアツプカウン
ター、１０……単安定マルチバイブレーター、１
１……増幅回路、１２，１３……遅延回路、１４
……SC積分器、A1，A2，A3……AND回路、I1
……インバーター、O1〜O4……OR回路、S1〜S4
……第１〜第４のスイツチ、Sa，Sb……スイツ
チ、SR……リセツトスイツチ、Tr1，Tr2……
pMOSトランジスタ、Tr3，Tr4……nMOSトラン
ジスタ、V+……正電源端子、V-……負電源端
子、Vr1……第１の基準電圧、Vr2……第２の基
準電圧、Vr3，Vr4……基準電圧、φ1〜φ4……第
１〜第４のパルス、φa，φb……制御パルス、φc
……クロツクパルス。
Claims (1)
- １ 所定の入力信号に補償信号を加算して増幅す
るか、前記入力信号を増幅して前記補償信号を加
算する増幅手段と、この増幅手段の出力信号を基
準電圧と比較する比較回路と、複数の論理ゲート
により構成され、前記比較回路の出力が高レベル
である時間又は低レベルである時間をクロツクで
計数し、一定時間内に規定の計数値であるか否か
に応じて第１、第２のパルスを同時に発生させた
後第３、第４のパルスを発生させるか、または前
記第１、第３のパルスを同時に発生させたあと前
記第２、第４のパルスを同時に発生する制御信号
発生回路と、演算増幅器と、該演算増幅器の出力
と反転入力間に接続される積分キヤパシタと、サ
ンプリング・キヤパシタと、前記演算増幅器の反
転入力端子と前記サンプリング・キヤパシタの一
方の端子の間に挿入され前記第４のパルスで制御
される第１のスイツチと、前記サンプリング・キ
ヤパシタの一方の端子と接地端子間に挿入され前
記第１のパルスで制御された第２のスイツチと、
前記サンプリング・キヤパシタの他方の端子と第
２の基準電圧端子間に挿入され前記第３のパルス
で制御される第３のスイツチと、前記サンプリン
グ・キヤパシタの他方の端子と接地端子間に挿入
され前記第２のパルスで制御される第４のスイツ
チからなり、前記比較回路の出力が一定時間内に
規定の計数値である否かに応じて、反転積分動作
又は非反転積分動作を行つて前記補償信号を出力
するスイツチド・キヤパシタ積分器とを具備する
ことを特徴とするオフセツトキヤンセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62165651A JPS6410708A (en) | 1987-07-01 | 1987-07-01 | Offset canceling circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62165651A JPS6410708A (en) | 1987-07-01 | 1987-07-01 | Offset canceling circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6410708A JPS6410708A (en) | 1989-01-13 |
| JPH0559603B2 true JPH0559603B2 (ja) | 1993-08-31 |
Family
ID=15816408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62165651A Granted JPS6410708A (en) | 1987-07-01 | 1987-07-01 | Offset canceling circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6410708A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11714437B2 (en) * | 2019-05-28 | 2023-08-01 | Nippon Telegraph And Telephone Corporation | Variable reference voltage source |
-
1987
- 1987-07-01 JP JP62165651A patent/JPS6410708A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6410708A (en) | 1989-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5612698A (en) | Current-input, autoscaling, dual-slope analog-to-digital converter | |
| JPH05175737A (ja) | サンプルホールド型位相比較回路 | |
| CN100443904C (zh) | I/f变换装置和光检测装置 | |
| JP2001320250A (ja) | オフセット補正回路、オフセット補正電圧生成回路、および積算回路 | |
| US4527133A (en) | Self-balancing current sources for a delta modulator | |
| JP3466181B1 (ja) | オフセット電圧キャンセル回路 | |
| JPS6276099A (ja) | サンプル・アンド・ホ−ルド回路 | |
| US4694277A (en) | A/D converter | |
| JPH0559603B2 (ja) | ||
| KR940000702B1 (ko) | 조절가능한 cmos 히스테리시스 제한기와, 출력신호 발생방법, 및 신호 처리방법 | |
| US4661803A (en) | Analog/digital converter | |
| JPH0194706A (ja) | Ｓｃ型オフセット補償回路 | |
| JPH09229970A (ja) | 入力検出回路 | |
| JPH0642623B2 (ja) | 電圧制御発振器 | |
| SU836794A1 (ru) | Аналого-цифровой преобразователь | |
| JPH0583007B2 (ja) | ||
| JP2585554B2 (ja) | 電源装置 | |
| JPS5947698A (ja) | 二線式電流伝送装置 | |
| JPH0438289B2 (ja) | ||
| JPH0512728Y2 (ja) | ||
| JPH0431328B2 (ja) | ||
| JPH03236624A (ja) | パワーオンリセット信号発生回路 | |
| SU1259521A1 (ru) | Устройство дл восстановлени посто нной составл ющей | |
| JPH02143693A (ja) | バーストゲートパルス発生回路 | |
| JPH0722950A (ja) | Ａｄ変換回路 |