JPH0194706A - Ｓｃ型オフセット補償回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＳＣ型オフセット補償回路に関し、特にＭＯ８
集積回路化されたＳＣ型オフセット補償回路に関する。

〔従来の技術〕

従来この種のオフセット補償回路は、入力信号に対する
オフセット補償信号を形成するのに充放電回路を用いて
行っている。

第４図は従来の一例を説明するためのオフセット補償回
路図である。

第４図に示すように、かかる補償回路は入力端子１に接
続され所定の入力信号を増幅し出力信号とする増幅回路
２と、この増幅回路２の出力端を一方の入力端に接続し
た二入力アナログ加算器３と、この二入力アナログ加算
器３の出力電圧を基準電圧Ｖｒ３と比較する比較回路４
と、比較回路４の出力が高レベル（以下、“Ｈ”と称ず
）の状態で計数した時に生ずる桁溢れ信号か低レベル（
以下、“Ｌ”と称す）の状態で計数した時に生ずる桁溢
れ信号のどちらか先行した方に応じて制御パルスφｂ又
はφ、を発生する制御信号発生回路５′と、この制御パ
ルスφ１．φｂでそれぞれ制御されるスイッチＳ、、Ｓ
ｂを閉じることによって積分キャパシタＣを所定電流で
充電又は放電する充放電回路１５と、この積分キャパシ
タＣの両端の電圧を■２を二入力アナログ加算器３の他
方の入力端に加える補償信号線７とを含んでいる。

この補償回路において、比較回路４の出力信号は、制御
信号発生回路５′のＡＮＤ回路Ａ１の一方の入力端子に
印加され、且つ他方の入力端子にはり、ロックパルスφ
。が入力されて論理積が取られ、そのＡＮＤ回路ＡＩの
出力はｎビットアップカウンター８のアップ入力端子Ｕ
１に入力される。また、前記比較回路４の出力信号は、
制御信号発生回路５′のインバータ１１で反転されＡＮ
Ｄ回路Ａ２の一方の入力端子に印加され、且つ他方の入
力端子にはクロックパルスφ。が入力されて論理積が取
られ、その出力はｎビットアップカウンター９のアップ
入力端子Ｕ２に入力される。ここで、前記比較回路４の
出力が“Ｈ”ならば、クロックパルスφ。がｎビットア
ップカウンター８で計数され、２″回計数すると桁溢れ
信号Ｃ１が“Ｈ”となって単安定マルチバイブレータ−
１０に出力される。この出力信号は単安定マルチバイブ
レータ−１０により微分され、制御パルスφｂを発生す
る。この制御パルスφｂは充放電回路１５のスイッチＳ
ｂを閉じて積分キャパシタＣを一定電流で放電し、積分
キャパシタＣの電圧を利得１の増幅回路１６および補償
信号線７を介して二入力アナログ加算器３に入力信号の
補正信号として加える。また、逆に前記比較回路４の出
力が“Ｌ”ならば、クロックパルスφ。はｎビットアッ
プカウンター９で計数され、２”図計数すると桁溢れ信
号Ｃ２が“Ｈ”となって単安定マルチバイブレータ−１
１に出力される。この出力信号は単安定マルチバイブレ
ータ−１１により微分され制御パルスφ、を発生する。

この制御パルスφ１は充放電回路１５のスイッチＳ１を
閉じて積分キャパシタＣを一定電流で充電し、その電圧
を増幅回路１６および補償信号線７を介して二入力アナ
ログ加算器３に入力信号の補正信号として加える。この
ようにして、入力信号の直流成分が基準電圧ｖｒ３に補
正された出力信号が二入力アナログ加算器３の出力側か
ら得られる。

〔発明が解決しようとする問題点〕

しかしながら、このオフセット補償回路は、充放電回路
１５ＧｇｐＭＯＳトランジスタＴ　ｒ　ｌ　＋　Ｔ　ｒ
　２およびｎＭＯｓ）ランジスタＴｒ３．Ｔ、４からな
る電流ミラー回路を使用していることに基ずくオフセッ
ト補償誤差がある。すなわち、スイッチＳＳが閉じたと
きｐＭＯｓトランジイスタＴｒ２に流れる電流Ｉ　ｍａ
とスイッチＳｂが閉じたときｎＭＯｓトランジスタＴｒ
４に流れる電流Ｉｓｂとは等しくなるとは限らない。そ
れはｐＭＯＳトランジスタＴｒｌのドレインとｎＭＯ３
）ランジイスタＴｒ３のトレインの接続点の電位Ｖ、と
、ｐＭＯ８）ランジスタＴｒ２のドレインとｎＭＯ８）
ランジスタのトレインの接続点の電位■２とは必ずしも
等しくはならないからである。従って、積分キャパシタ
Ｃの電圧の変化量は、充電時を１■。′１、放電時をｌ
　Ｖ、−１とすると １■。”１≠ｌ　Ｖ、　−１ となる。

一方、比較回路４の入力信号が基準電°圧Ｖｒ３より高
い時間をｔ＋とじ、逆に低い時間をｔ−とすると、充電
と放電の行われる回数はそれぞれｔ−とｔ＋に比例する
。かかるオフセット補償回路の平衡条件は、ｔ＋　、１
　ｙ、−ｌ　＝ｔ−・ｌ　Ｖｃ”１となる。しかる＆４
、前述のように積分キャパシタＣの電圧の変化量がｌ　
Ｖ、”　ｌ≠Ｉ　Ｖ、−１であると、ｔ＋≠ｔ−となっ
てオフセット補償誤差を発生する。

上述した従来のオフセット補償回路は、電流ミラー回路
を使用しているので、正方向の補償電圧と負方向の補償
電圧の大きさが異なる結果としてオフセット補償誤差が
大きくなってしまうという欠点がある。

本発明の目的は、オフセット補償誤差が小さくＭＯ３集
積回路化に適したＳＣ型オフセット補償回路を提供する
ことにある。

〔問題点を解決するための手段〕

本発明のＳＣ型オフセット補償回路は、入力信号と補償
信号とを加算する二入力アナログ加算器と、前記二入力
アナログ加算器の前段もしくは後段に接続し、前記入力
信号を増幅して前記二入力アナログ加算器に加えるかも
しくは前記二入力アナログ加算器の出力を増幅して出力
信号とする増幅回路と、前記二入力アナログ加算器の出
力もしくは前記増幅回路の出力と第一の基準電圧とを比
較する比較回路と、前記比較回路の出力を高レベルの状
態で計数したときに里する桁溢れ信号と低レベルの状態
で計数したときに生ずる桁溢れ信号のどちらか先行した
信号に応じ、第一および第二のパルスを同時に発生させ
た後に第三および第四のパルスを同時に発生させる手段
並びに第一および第三のパルスを同時に発生させた後に
第二および第四のパルスを同時に発生させる手段を有す
る制御信号発生回路と、演算増幅器、積分キャパシタ、
サンプリング・キャパシタ、および前記サンプリング・
キャパシタの一方の端子と接地端子間に接続され前記制
御信号発生回路の第一のパルスで制御される第一のスイ
ッチ、前記サンプリング・キャパシタの他方の端子と設
置端子間に接続され前記第二のパルスで制御される第二
のスイッチ、前記サンプリング・キャパシタの他方の端
子と第二の基準電圧端子間に接続され前記第三のパルス
で制御される第三のスイッチ、前記演算増幅器の反転入
力端子と前記サンプリング・キャパシタの一方の端子間
に接続され前記第四のパルスで制御される第四のスイッ
チを有し且つ前記比較回路の出力が高レベルの状態で計
数したときに生ずる桁溢れ信号と低レベルの状態で計数
したときに生ずる桁溢れ信号のいずれか先行した信号に
応じて反転積分動作あるいは非反転積分動作を行うスイ
ッチト・キャパシタ（ＳＣ）積分器とを含み、前記ＳＣ
積分器の出力を前記補償信号として前記二入力アナログ
加算器に加えるように構成される。

〔実施例〕　　　。

次＆；、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の第一の実施例を説明するためのＳＣ型
オフセット補償回路図である。

第１図に示すように、この実施例のオフセット補償回路
において、入力端子１に接続され所定の入力信号を増幅
する増幅回路２と、この増幅回路２の出力端を一方の入
力端に接続した二入力アナログ加算器３と、この二入力
アナログ加算器３の出力端の信号電圧を第一の基準電圧
Ｖｒｌと比較する比較回路４と、二入力アナログ加算器
３の他方の入力端子に接続される補償信号線７とを設け
ることは、第４図における従来例と同様であり、本実施
例における相違点は、比較回路４の出力が“Ｈ”の状態
で計数した時に生ずる桁溢れ信号か、“Ｌ”の状態で計
数した時に生ずる桁溢れ信号のどちらか先行した方に応
じて、第一および第二のパルスφ１．φ２をＯＲ回路０
１．．０２により同時に発生させた後第三および第四の
パルスφ、２φ４をＯＲ回路０３．０４より同時に発生
させるか又は前記第一および第三のパルスφ１゜φＳを
同時に発生させた後第二および第四のパルスφ２．φ４
を同時に発生する制御信号発生回路５を設けたことと、
前記φ１〜φ４のパルスによってそれぞれ制御される四
つのスイッチ８１〜Ｓ４と演算増幅回路１４と各種キャ
パシタとを有するスイッチド・キャパシタ（ＳＣ）積分
器６を設けたことにある。すなわち、ＳＣ積分器６は演
算増幅器１４と、積分キャパシタＣＩと、サンプリング
・キャパシタＣｓと、演算増幅器１４の反転入力端子と
サンプリング・キャパシタＣＳの一方の端子の間に挿入
され第四のパルスφ４で制御される第四のスイッチＳ４
と、サンプリング・キャパシタＣｓの一方の端子と接地
端子間の間に挿入され第一のパルスφ１で制御される第
一のスイッチＳ１と、サンプリング・キャパシタＣｓの
他方の端子と第二の基準電圧端子ｖｒ２間に挿入され第
三のパルスφ３で制御される第三のスイッチＳ３と、サ
ンプリング・キャパシタＣｓの他方の端子と接地端子間
に（必らずしも必要としないため、）挿入され第二のパ
ルスφ２で制御される第二のスイッチＳ２と、リセット
スイッチＳＲとを有している。また、このＳＣ積分器６
は比較回路４の出力が“Ｈ”の状態で計数した時に生ず
る桁溢れ信号か、“Ｌ”の状態で計数した時に生ずる桁
溢れ信号のどちらか先行した方に応じて、反転積分動作
又は非反転積分動作を行う機能を有しており、しかもこ
のＳＣ積分器６の出力は前記補償信号線７を介して二入
力アナログ加算器３の他方の入力端子に加えられる。ま
た、制御信号発生回路５の具体的構成は、インバーター
エ１と、ＡＮＤ回路Ａ　Ｉ　、　Ａ　２と、ｎビットア
ップカウンター８，９と、単安定マルチバイブレータ−
１０，１１とに関しては従来の例と同じであるが、第一
のパルスφ１は単安定マルチバイブレータ−１０，１１
の出力の論理和として与えられること、および第二のパ
ルスφ２は単安定マルチバイブレータ−１０の出力と単
安定マルチバイブレータ−１１の出力を遅延回路１３を
通したものとの論理和として与えられること、および第
三のパルスφＳは単安定マルチバイブレータ−１１の出
力と単安定マルチバイブレータ−１０の出力を遅延回路
１２を通したものとの論理和として与えられること、お
よび第四のパルスφ４は単安定マルチバイブレータ−１
０の出力を遅延回路１２を通したものと単安定マルチバ
イブレータ−１１の出力を遅延回路１３を通したものと
の論理和として与えられることが従来の例と異っている
。

次に、このオフセット補償回路の動作について説明する
が、ここではｎ＝３を例にとり説明する。

第２図は第１図における補償回路の動作信号波形図であ
る。

第２図に示すように、増幅回路２の出力信号（この場合
はオフセット電圧Ｖｏｓ）が第一の基準電圧■ｒｌより
大きいと比較回路４の出力は“Ｈ”となり、この状態が
持続するとクロックパルスφＣとの論理積によりｎビッ
トアップカウンター８が計数される。このカウンター８
は２”　＝２３＝８に達した時に桁溢れによってパルス
を一つ単安定アルチバイブレーター１０に出力する。そ
れを受けて、単安定マルチバイブレータ−１０から微分
された所定幅のパルスが一つ発生する。これにより、第
一および第二のパルスφ１．φ２が発生した後、第三お
よび第四のパルスφ３．φ４が発生する。従って、ＳＣ
積分器６のスイッチＳ、、Ｓ２が一定時間だけ閉じ、次
いでスイッチＳ　３　＋　Ｓ　４が一定時間だけ閉じる
ことによりＳＣ積分器６は反転積分動作を行い、負の補
償信号ΔＶＣ−＝　　（Ｃｓ　／Ｃ＋　）　・ｖｒ２を
発生する。従って、二入力アナログ加算器３の出力もΔ
ＶＣ−だけ変化するが、第一の基準電圧Ｖ、１より大き
いうちは以上の動作を繰り返し行なう０次に、出力信号
がＶｒ！より小さくなると比較回路４の出力はＬ”とな
る、この状態が持続するとインバーター１．により反転
され“Ｈ″となり、クロックパルスφＣとの論理積によ
りｎビットアップカウンター９が計数され、２”　＝２
３　＝８に達したとき桁溢れによりパルスを一つ単安定
マルチバイブレーク−１１に出力する。それを受けて単
安定マルチバイブレータ−１１から所定幅のパルスが一
つ発生し第一および第三のパルスφ１．φ３が発生した
後、第二および第四のパルスφ２．φ４が発生する。従
って、ＳＣ積分器６は非反転積分動作を行い、正の補償
信号Δｖｃ”　＝Δ（Ｃｓ　／Ｃ＋）・■ｒ２を発生す
る。これにより、二入力アナログ加算器３の出力をΔ■
Ｃ＋たけ正側へ移動させる。すなわち、正の補償信号Δ
ｖＣ＋と負の補償信号Δ■Ｃ−はＣ！とＣｓの比で決ま
るのでＩ　ΔＶＣ−１＝ＩΔｖｃ−１となり、従来発生
していたオフセットの誤差は発生しない。

また、このＳＣ積分器６はＭＯ３集積回路で容易に実現
できるのは明白であるから、この実施例がＭＯ８集積回
路に適しているのは述べるまでもない。

第３図は本発明の第二の実施例を説明するための第１図
と同様の補償回路図である。

第３図に示すように、この第二の実施例は入力端子１の
直後に二入力アナログ加算器３を接続し、前記二入力ア
ナログ加算器３の出力を増幅回路２の入力とし前記増幅
回路２の出力を第一の基準電圧と比較する比較回路４の
入力信号としたものである。この第二の実施例の回路構
成及び動作原理は前述した第一の実施例と同じであるの
で説明を省略する。尚、この第二の実施例のように増幅
回路を二入力アナログ加算器３の後段におくよりも第一
の実施例のように前段においた方がＳ／Ｎ特性の面では
よい。

〔発明の効果〕

以上説明したように、本発明のＳＣ型オフセット補償回
路は、ＳＣ積分器を使用して正方向、負方向の絶対値の
等しい補償信号を発生することにより、オフセット補償
誤差が少なく且つＭＯ８集積回路化を容易に実現できる
という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するためのＳＣ型オフ
セット補償回路図、第２図は第１図における補償回路の
動作信号波形図、第３図は本発明の第二の実施例を説明
するための第１図と同様の補償回路図、第４図は従来の
一例を説明するためのオフセット補償回路図である。 １・・・入力端子、２・・・増幅回路、３・・・二入力
アナログ加算器、４・・・比較回路、５・・・制御信号
発生回路、６・・・ＳＣ積分器、７・・・補償信号線、
８，９・・・ｎビットアップカウンター、１０．１１・
・・単安定マルチバイブレータ−１１２，１３・・・遅
延回路、１４・・・増幅回路、Ａ１−Ａ３・・・ＡＮＤ
回路、■１・・・インバーター、０２〜０４・・・ＯＲ
回路、８１〜Ｓ４・・・第１〜第４のスイッチ、ｓｉ・
・・リセットスイッチ、ｖｒｌ・・・第一の基準電圧、
ｖｒ２・・・第二の基準電圧、φ１〜φ４・・・第１〜
第４のパルス、φＣ・・・クロックパルス。

Claims (1)

【特許請求の範囲】
1. 入力信号と補償信号とを加算する二入力アナログ加算器
   と、前記二入力アナログ加算器の前段もしくは後段に接
   続し、前記入力信号を増幅して前記二入力アナログ加算
   器に加えるかもしくは前記二入力アナログ加算器の出力
   を増幅して出力信号とする増幅回路と、前記二入力アナ
   ログ加算器の出力もしくは前記増幅回路の出力と第一の
   基準電圧とを比較する比較回路と、前記比較回路の出力
   を高レベルの状態で計数したときに生ずる桁溢れ信号と
   低レベルの状態で計数したときに生ずる桁溢れ信号のど
   ちらか先行した信号に応じ、第一および第二のパルスを
   同時に発生させた後に第三および第四のパルスを同時に
   発生させる手段並びに第一および第三のパルスを同時に
   発生させた後に第二および第四のパルスを同時に発生さ
   せる手段を有する制御信号発生回路と、演算増幅器、積
   分キャパシタ、サンプリング・キャパシタ、および前記
   サンプリング・キャパシタの一方の端子と接地端子間に
   接続され前記制御信号発生回路の第一のパルスで制御さ
   れる第一のスイッチ、前記サンプリング・キャパシタの
   他方の端子と設置端子間に接続され前記第二のパルスで
   制御される第二のスイッチ、前記サンプリング・キャパ
   シタの他方の端子と第二の基準電圧端子間に接続され前
   記第三のパルスで制御される第三のスイッチ、前記演算
   増幅器の反転入力端子と前記サンプリング・キャパシタ
   の一方の端子間に接続され前記第四のパルスで制御され
   る第四のスイッチを有し且つ前記比較回路の出力が高レ
   ベルの状態で計数したときに生ずる桁溢れ信号と低レベ
   ルの状態で計数したときに生ずる桁溢れ信号のいずれか
   先行した信号に応じて反転積分動作あるいは非反転積分
   動作を行うスイッチト・キャパシタ（ＳＣ）積分器とを
   含み、前記ＳＣ積分器の出力を前記補償信号として前記
   二入力アナログ加算器に加えることを特徴とするＳＣ型
   オフセット補償回路。