JPH0559608B2 - - Google Patents
Info
- Publication number
- JPH0559608B2 JPH0559608B2 JP18909387A JP18909387A JPH0559608B2 JP H0559608 B2 JPH0559608 B2 JP H0559608B2 JP 18909387 A JP18909387 A JP 18909387A JP 18909387 A JP18909387 A JP 18909387A JP H0559608 B2 JPH0559608 B2 JP H0559608B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- transistor
- current
- current source
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 4
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に適した利得制御回路
に関する。
に関する。
従来、この種の利得制御回路は、第３図の従来
の利得制御回路の回路図に示すような構成となつ
ていた。
の利得制御回路の回路図に示すような構成となつ
ていた。
第３図において、第１のトランジスタ１のベー
スは第１の利得制御入力端子２へ接続され、また
第２のトランジスタ３のベースは第２の利得制御
電圧入力端子４へ接続され、第１および第２のト
ランジスタ１および３のエミツタはそれぞれ第１
および第２のエミツタ抵抗５および６を介して電
流源７へ接続され、第１のトランジスタ１のコレ
クタは第１のダイオード９のカソードと第３のト
ランジスタ１１のベースへ接続され、第２のトラ
ンジスタ３のコレクタは第２のダイオード１３の
カソードと第４のトランジスタ１５のベースへ接
続され、第１および第２のダイオード９および１
３のアノードは共通にバイアス源１２へ接続さ
れ、第３および第４のトランジスタ１１および１
５のエミツタは共通に信号電流源１７へ接続さ
れ、またそれらのコレクタはそれぞれ第１および
第２の負荷１８，１９を介して電源へ接続されて
いる。
スは第１の利得制御入力端子２へ接続され、また
第２のトランジスタ３のベースは第２の利得制御
電圧入力端子４へ接続され、第１および第２のト
ランジスタ１および３のエミツタはそれぞれ第１
および第２のエミツタ抵抗５および６を介して電
流源７へ接続され、第１のトランジスタ１のコレ
クタは第１のダイオード９のカソードと第３のト
ランジスタ１１のベースへ接続され、第２のトラ
ンジスタ３のコレクタは第２のダイオード１３の
カソードと第４のトランジスタ１５のベースへ接
続され、第１および第２のダイオード９および１
３のアノードは共通にバイアス源１２へ接続さ
れ、第３および第４のトランジスタ１１および１
５のエミツタは共通に信号電流源１７へ接続さ
れ、またそれらのコレクタはそれぞれ第１および
第２の負荷１８，１９を介して電源へ接続されて
いる。
又、第１および第２のダイオード９および１３
は整合が取られており、第３および第４のトラン
ジスタ１１および１５も整合が取られている。
は整合が取られており、第３および第４のトラン
ジスタ１１および１５も整合が取られている。
第３図に示した従来例は、以上のような構成と
なつており、以下に動作について説明する。
なつており、以下に動作について説明する。
第３図においては、第１および第２の利得制御
入力端子２および４に印加される制御入力電圧の
差の電圧に応じて、第１および第２のトランジス
タ１および３のコレクタ電流は変化している。こ
こで、第１および第２のトランジスタ１および３
のコレクタ電流をそれぞれIC1およびIC2とし、第
３および第４のトランジスタ１１および１５のベ
ース電流をそれぞれIB3およびIB4とし、第１お
よび第２のダイオード９および１３の順方向電圧
をそれぞれVF1およびVF2とすると、次式が成立
する。
入力端子２および４に印加される制御入力電圧の
差の電圧に応じて、第１および第２のトランジス
タ１および３のコレクタ電流は変化している。こ
こで、第１および第２のトランジスタ１および３
のコレクタ電流をそれぞれIC1およびIC2とし、第
３および第４のトランジスタ１１および１５のベ
ース電流をそれぞれIB3およびIB4とし、第１お
よび第２のダイオード９および１３の順方向電圧
をそれぞれVF1およびVF2とすると、次式が成立
する。
VF1−VF2＝KT／ｑlnIC1＋IB3／IC2＋IB4 ……(1)
ここで、Ｋはボルツマン定数
Ｔは接合の絶対温度
ｑは電子の電荷
又、第３および第４のトランジスタ１１および
１５のコレクタ電流をそれぞれIC3およびIC4とす
ると、 IC3／IC4＝Expｑ／KT（VF2−VF1） ＝IC2＋IB4／IC1＋IB3 ……(2) ここで、IC1，IC2に対しIB3，IB4が十分小さい
領域では、 IB3≪IC1、IB4≪IC2 ……(3) IC3／IC4≒IC2／IC1 ……(4) が得られる。
１５のコレクタ電流をそれぞれIC3およびIC4とす
ると、 IC3／IC4＝Expｑ／KT（VF2−VF1） ＝IC2＋IB4／IC1＋IB3 ……(2) ここで、IC1，IC2に対しIB3，IB4が十分小さい
領域では、 IB3≪IC1、IB4≪IC2 ……(3) IC3／IC4≒IC2／IC1 ……(4) が得られる。
すなわち、第１および第２のトランジスタ１お
よび３に流れる電流に応じて、信号電流源１３の
電流が第３および第４のトランジスタ１１および
１５に分割されて流れていた。すなわち、第１お
よび第２の利得制御入力端子２および４に印加す
る電圧の差の電圧によつて、第１および第２の負
荷１８および１９へ流れる信号電流源１７の電流
の分割比を変えることができるので利得を制御す
ることができていた。
よび３に流れる電流に応じて、信号電流源１３の
電流が第３および第４のトランジスタ１１および
１５に分割されて流れていた。すなわち、第１お
よび第２の利得制御入力端子２および４に印加す
る電圧の差の電圧によつて、第１および第２の負
荷１８および１９へ流れる信号電流源１７の電流
の分割比を変えることができるので利得を制御す
ることができていた。
上述した従来の利得制御回路は、利得を十分に
小さく制御することができない欠点があつた。す
なわち、利得を十分に小さく制御するような条件
に設定すると、もはや(3)式の条件にあてはまらず
(4)式が成立しない。
小さく制御することができない欠点があつた。す
なわち、利得を十分に小さく制御するような条件
に設定すると、もはや(3)式の条件にあてはまらず
(4)式が成立しない。
すなわち、第１の負荷１８へ流れる信号成分を
十分小さくするように第１および第２の利得制御
入力端子２および１へ電圧を印加して第２のトラ
ンジスタ３をカツトオフ状態にまで追い込んだ場
合にも、第２のダイオード１３へは第４のトラン
ジスタ１５のベース電流が流れる。
十分小さくするように第１および第２の利得制御
入力端子２および１へ電圧を印加して第２のトラ
ンジスタ３をカツトオフ状態にまで追い込んだ場
合にも、第２のダイオード１３へは第４のトラン
ジスタ１５のベース電流が流れる。
しかも、この場合の第４のトランジスタ１５に
は信号電流源１７の電流のほとんどが流れている
ため、第４のトランジスタ４のベース電流は大き
くなつている。したがつて、第３図に示した従来
の例で得られる最大のIC3／C4の比は、電流源７
の電流をI1、信号電流源１７の電流をIs、第３お
よび第４のトランジスタ１１および１５の電流増
幅率をβとして、 IC3／IC4＝Is／βI1 ……(5) となる。
は信号電流源１７の電流のほとんどが流れている
ため、第４のトランジスタ４のベース電流は大き
くなつている。したがつて、第３図に示した従来
の例で得られる最大のIC3／C4の比は、電流源７
の電流をI1、信号電流源１７の電流をIs、第３お
よび第４のトランジスタ１１および１５の電流増
幅率をβとして、 IC3／IC4＝Is／βI1 ……(5) となる。
すなわち、自動利得減衰量（以下ATT量と称
す）の最大値を大きく採ることが出来ないという
欠点があつた。
す）の最大値を大きく採ることが出来ないという
欠点があつた。
又、電流比を正確に示す(3)式に、第３および第
４のトランジスタ１１および１５のベース電流の
項が存在するため、信号電流源１７の電流の変化
で電流比が変化してしまうためATT量が変化し
てしまうので、信号歪が発生する欠点があつた。
４のトランジスタ１１および１５のベース電流の
項が存在するため、信号電流源１７の電流の変化
で電流比が変化してしまうためATT量が変化し
てしまうので、信号歪が発生する欠点があつた。
本発明の利得制御回路の構成は、第１および第
２の利得制御電圧入力端子にそれぞれベースが接
続された第１および第２のトランジスタを備え、
これらの第１および第２のトランジスタのエミツ
タはそれぞれ第１および第２の抵抗を介して第１
の電流源へ接続され、前記第１のトラジスタのコ
レクタは第２の電流源と第１のダイオードのアノ
ードと第２のダイオードのカソードと第３のトラ
ンジスタのベースへ接続され、前記第２のトラン
ジスタのコレクタは第３の電流源と第３のダイオ
ードのアノードと第４のダイオードのカソードと
第４のトランジスタのベースへ接続され、前記第
１および第３のダイオードのカソードと前記第２
および第４のダイオードのアノードは共通にバイ
アス源へ接続され、前記第３および第４のトラン
ジスタのエミツタは共通に信号電流源に接続さ
れ、またそれらのコレクタはそれぞれ第１および
第２の負荷へ接続されており、前記第１および第
３のダイオードは整合がとられており、前記第３
および第４のトランジスタは整合がとられてお
り、前記第２および第３の電流源の電流値は等し
く、かつ前記第１の電流源の電流値の0.9〜1.0倍
の大きさに設定されている事を特徴とする。
２の利得制御電圧入力端子にそれぞれベースが接
続された第１および第２のトランジスタを備え、
これらの第１および第２のトランジスタのエミツ
タはそれぞれ第１および第２の抵抗を介して第１
の電流源へ接続され、前記第１のトラジスタのコ
レクタは第２の電流源と第１のダイオードのアノ
ードと第２のダイオードのカソードと第３のトラ
ンジスタのベースへ接続され、前記第２のトラン
ジスタのコレクタは第３の電流源と第３のダイオ
ードのアノードと第４のダイオードのカソードと
第４のトランジスタのベースへ接続され、前記第
１および第３のダイオードのカソードと前記第２
および第４のダイオードのアノードは共通にバイ
アス源へ接続され、前記第３および第４のトラン
ジスタのエミツタは共通に信号電流源に接続さ
れ、またそれらのコレクタはそれぞれ第１および
第２の負荷へ接続されており、前記第１および第
３のダイオードは整合がとられており、前記第３
および第４のトランジスタは整合がとられてお
り、前記第２および第３の電流源の電流値は等し
く、かつ前記第１の電流源の電流値の0.9〜1.0倍
の大きさに設定されている事を特徴とする。
次に、本発明について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例の利得制御回路
の回路図を示す。
の回路図を示す。
第１図において、第１のトランジスタ１のベー
スは第１の利得制御電圧入力端子２へ接続され、
第２のトランジスタ３のベースは第２の利得制御
電圧入力端子４へ接続され、第１および第２のト
ランジスタ１および３のエミツタはそれぞれ第１
および第２の抵抗５および６を介して第１の電流
源７へ接続され、第１のトランジスタ１のコレク
タは第２の電流源８と第１のダイオード９のアノ
ードと第２のダイオード１０のカソードと第３の
トランジスタ１１のベースへ接続され、第２のト
ランジスタ３のコレクタは第３の電流源１２と第
３のダイオード１３のアノードと第４のダイオー
ド１４のカソードと第４のトランジスタ１５のベ
ースへ接続され、第１および第３のダイオード９
および１３のカソードと第２および第４のダイオ
ード１０および１４のアノードは共通にバイアス
源１６へ接続され、第３および第４のトランジス
タ１１および１５のエミツタは共通に接続されて
信号電流源１７へ接続され、第３のトランジスタ
１１のコレクタは第１の負荷１８を介して電源へ
接続され、第４のトランジスタ１５のコレクタは
第２の負荷１９を介して電源へ接続されている。
スは第１の利得制御電圧入力端子２へ接続され、
第２のトランジスタ３のベースは第２の利得制御
電圧入力端子４へ接続され、第１および第２のト
ランジスタ１および３のエミツタはそれぞれ第１
および第２の抵抗５および６を介して第１の電流
源７へ接続され、第１のトランジスタ１のコレク
タは第２の電流源８と第１のダイオード９のアノ
ードと第２のダイオード１０のカソードと第３の
トランジスタ１１のベースへ接続され、第２のト
ランジスタ３のコレクタは第３の電流源１２と第
３のダイオード１３のアノードと第４のダイオー
ド１４のカソードと第４のトランジスタ１５のベ
ースへ接続され、第１および第３のダイオード９
および１３のカソードと第２および第４のダイオ
ード１０および１４のアノードは共通にバイアス
源１６へ接続され、第３および第４のトランジス
タ１１および１５のエミツタは共通に接続されて
信号電流源１７へ接続され、第３のトランジスタ
１１のコレクタは第１の負荷１８を介して電源へ
接続され、第４のトランジスタ１５のコレクタは
第２の負荷１９を介して電源へ接続されている。
又、第１と第３のダイオード９と１３は整合が
とられており、第３と第４のトランジスタ１１と
１５は整合がとられており、又、第１、第２、第
３の電流源の大きさをそれぞれI1，I2，I3とする
と I2＝I3 ……(6) に設定されており、I2およびI3はI1の90〜100％の
値に設定されている。
とられており、第３と第４のトランジスタ１１と
１５は整合がとられており、又、第１、第２、第
３の電流源の大きさをそれぞれI1，I2，I3とする
と I2＝I3 ……(6) に設定されており、I2およびI3はI1の90〜100％の
値に設定されている。
I2＝I3＝0.9〜1.0×I1 ……(7)
ここで、第１および第２のトランジスタ１およ
び３に流れる電流をそれぞれIC1およびIC2とし、
第３および第４のトランジスタ１１および１５に
流れる電流をそれぞれIB3およびIB4とし、第１
および第２の利得制御電圧入力端子２および４に
印加される電圧の差が比較的小さくて、その結
果、第１および第２のトランジスタ１および３に
流れる電流と第２および第３の電流源８および１
２電流との関係が、 I2＞IC1、I3＞IC2 ……(8) の場合には、第２および第４のダイオード１０お
よび１４には電流が流れず、第１および第３のダ
イオード９および１３にのみ電流が流れる。第１
および第３のダイオード９および１３の順方向電
圧をそれぞれVF1およびVF2とすると、 VF1−VF3＝KT／ｑlnI2−IC1−IB3／I3−IC2−IB4……
(9) となる。
び３に流れる電流をそれぞれIC1およびIC2とし、
第３および第４のトランジスタ１１および１５に
流れる電流をそれぞれIB3およびIB4とし、第１
および第２の利得制御電圧入力端子２および４に
印加される電圧の差が比較的小さくて、その結
果、第１および第２のトランジスタ１および３に
流れる電流と第２および第３の電流源８および１
２電流との関係が、 I2＞IC1、I3＞IC2 ……(8) の場合には、第２および第４のダイオード１０お
よび１４には電流が流れず、第１および第３のダ
イオード９および１３にのみ電流が流れる。第１
および第３のダイオード９および１３の順方向電
圧をそれぞれVF1およびVF2とすると、 VF1−VF3＝KT／ｑlnI2−IC1−IB3／I3−IC2−IB4……
(9) となる。
又、第３および第４のトランジスタ１１および
１５の電流をそれぞれIC3，IC4とすると、 IC3／IC4＝expｑ／KT（VF1−VF2） ＝I2−IC1−IB3／I3−IC2−IB4 ＝I2−IC1／I3−IC2 ……(10) （ただし、IC3／IB3＝IC4／IB4） となる。
１５の電流をそれぞれIC3，IC4とすると、 IC3／IC4＝expｑ／KT（VF1−VF2） ＝I2−IC1−IB3／I3−IC2−IB4 ＝I2−IC1／I3−IC2 ……(10) （ただし、IC3／IB3＝IC4／IB4） となる。
すなわち、（ ）式の条件を満たす範囲では、
第３および第４のトランジスタ１１および１５に
流れる電流の比は、（I2−IC1）と（I3−IC2）との
比に等しく、第３および第４のトランジスタ１１
および１５のベース電流には依らない。
第３および第４のトランジスタ１１および１５に
流れる電流の比は、（I2−IC1）と（I3−IC2）との
比に等しく、第３および第４のトランジスタ１１
および１５のベース電流には依らない。
又、第１および第２の利得制御電圧入力端子２
および４に印加される電圧の差が大きく、その結
果、たとえば IC1＞I2 ……(11) となると、第１のダイオード９には電流が流れ
ず、逆に第２のダイオード１０に電流が流れる。
又、第３のダイオード１３へは電流が流れ、第４
のダイオード１４へは電流は流れない。
および４に印加される電圧の差が大きく、その結
果、たとえば IC1＞I2 ……(11) となると、第１のダイオード９には電流が流れ
ず、逆に第２のダイオード１０に電流が流れる。
又、第３のダイオード１３へは電流が流れ、第４
のダイオード１４へは電流は流れない。
この場合には、第３および第４のトランジスタ
１１および１５のベース電位差は十分大きくな
り、その結果、 IC3／IC4≪１ ……(12) となり、十分大きなATT量が得られる。しかも、
第１のトランジスタ１の電流IC1と第２の電流源
８の差の電流は第２のダイオード１０から流れる
ため、第１のトランジスタ１が飽和することもな
い。
１１および１５のベース電位差は十分大きくな
り、その結果、 IC3／IC4≪１ ……(12) となり、十分大きなATT量が得られる。しかも、
第１のトランジスタ１の電流IC1と第２の電流源
８の差の電流は第２のダイオード１０から流れる
ため、第１のトランジスタ１が飽和することもな
い。
第２図は本発明の第２の実施例の利得制御回路
の回路図である。
の回路図である。
第１図に示した例とは、共通エミツタ接続され
た第５および第６のトランジスタ２０および２１
が追加され、それぞれのベースは第４および３の
トランジスタ１５および１１のベースにそれぞれ
共通に接続され、又、それぞれのコレクタは第３
および４のトランジスタ１１および１５のコレク
タにそれぞれ共通に接続され、第５および第６の
トランジスタの共通エミツタには第４の電流源２
２が接続されており、第４の電流源２２の値は信
号電流源１７の直流成分と同じに設定されてい
る。
た第５および第６のトランジスタ２０および２１
が追加され、それぞれのベースは第４および３の
トランジスタ１５および１１のベースにそれぞれ
共通に接続され、又、それぞれのコレクタは第３
および４のトランジスタ１１および１５のコレク
タにそれぞれ共通に接続され、第５および第６の
トランジスタの共通エミツタには第４の電流源２
２が接続されており、第４の電流源２２の値は信
号電流源１７の直流成分と同じに設定されてい
る。
第２図に示した例は、利得を制御しても出力の
第１および第２の負荷１８および１９に流れる直
流成分は変化しないようにしたもので、他は第１
図の例と同じである。
第１および第２の負荷１８および１９に流れる直
流成分は変化しないようにしたもので、他は第１
図の例と同じである。
以上説明したように本発明によれば、最大
ATT量を大きく取ることができ、しかもATT量
が信号電流の変化に対して変化しないため、歪が
発生しない利点がある。
ATT量を大きく取ることができ、しかもATT量
が信号電流の変化に対して変化しないため、歪が
発生しない利点がある。
又、利得制御電圧入力端子に接続されているト
ランジスタが飽和しない利点がある。
ランジスタが飽和しない利点がある。
第１図および第２図は本発明の第１および第２
の利得制御回路の回路図、第３図は従来の利得制
御回路の回路図である。 １，３，１１，１５，２０，２１……トランジ
スタ、２，４……利得制御電圧入力端子、５，６
……抵抗、７，８，１２，２２……電流源、９，
１０，１３，１４……ダイオード、１６……バイ
アス源、１７……信号電流源、１８，１９……負
荷。
の利得制御回路の回路図、第３図は従来の利得制
御回路の回路図である。 １，３，１１，１５，２０，２１……トランジ
スタ、２，４……利得制御電圧入力端子、５，６
……抵抗、７，８，１２，２２……電流源、９，
１０，１３，１４……ダイオード、１６……バイ
アス源、１７……信号電流源、１８，１９……負
荷。
Claims (1)
- １ 第１および第２の利得制御電圧入力端子にそ
れぞれベースが接続された第１および第２のトラ
ンジスタを備え、これらの第１および第２のトラ
ンジスタのエミツタはそれぞれ第１および第２の
抵抗を介して第１の電流源へ接続され、前記第１
のトランジスタのコレクタは第２の電流源と第１
のダイオードのアノードと第２のダイオードのカ
ソードと第３のトランジスタのベースへ接続さ
れ、前記第２のトランジスタのコレクタは第３の
電流源と第３のダイオードのアノードと第４のダ
イオードのカソードと第４のトランジスタのベー
スへ接続され、前記第１および第３のダイオード
のカソードと前記第２および第４のダイオードの
アノードは共通にバイアス源へ接続され、前記第
３および第４のトランジスタのエミツタは共通に
信号電流源に接続され、またそれらのコレクタは
それぞれ第１および第２の負荷へ接続されてお
り、前記第１および第３のダイオードは整合がと
られており、前記第３および第４のトランジスタ
は整合がとられており、前記第２および第３の電
流源の電流値は等しく、かつ前記第１の電流源の
電流値の0.9〜1.0倍の大きさに設定されている事
を特徴とする利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18909387A JPS6432510A (en) | 1987-07-28 | 1987-07-28 | Gain control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18909387A JPS6432510A (en) | 1987-07-28 | 1987-07-28 | Gain control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6432510A JPS6432510A (en) | 1989-02-02 |
| JPH0559608B2 true JPH0559608B2 (ja) | 1993-08-31 |
Family
ID=16235219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18909387A Granted JPS6432510A (en) | 1987-07-28 | 1987-07-28 | Gain control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6432510A (ja) |
-
1987
- 1987-07-28 JP JP18909387A patent/JPS6432510A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6432510A (en) | 1989-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3659121A (en) | Constant current source | |
| US4053796A (en) | Rectifying circuit | |
| US4678947A (en) | Simulated transistor/diode | |
| US3714543A (en) | Constant current circuit constituted on a monolithic ic | |
| US4553107A (en) | Current mirror circuit having stabilized output current | |
| JPS6154286B2 (ja) | ||
| JPH0559608B2 (ja) | ||
| JP2896029B2 (ja) | 電圧電流変換回路 | |
| JPH05218799A (ja) | インピーダンス乗算器 | |
| US4947103A (en) | Current mirror have large current scaling factor | |
| JPH0559607B2 (ja) | ||
| JP2657239B2 (ja) | コレクタ出力を伴う増幅器段 | |
| JP2897515B2 (ja) | 電圧電流変換回路 | |
| JPH0326435B2 (ja) | ||
| JPS61114609A (ja) | 広範囲増幅器回路 | |
| JPH0138979Y2 (ja) | ||
| EP0087602B1 (en) | Variable gain control circuit | |
| JPH0535613Y2 (ja) | ||
| JP2661138B2 (ja) | 電流増幅回路 | |
| JPS5829621Y2 (ja) | 信号変換回路 | |
| JPH0744410B2 (ja) | 利得制御回路 | |
| JPH0477329B2 (ja) | ||
| KR830000542B1 (ko) | 이득 제어회로 | |
| JPH066607Y2 (ja) | 利得制御回路 | |
| JPH0728185B2 (ja) | プツシユプル出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |