JPH056177B2

JPH056177B2 -

Info

Publication number: JPH056177B2
Application number: JP58210934A
Authority: JP
Inventors: Giichi Hori; Yoji Yabuhara
Original assignee: Hitachi Tokyo Electronics Co Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Renesas Eastern Japan Semiconductor Inc
Priority date: 1983-11-11
Filing date: 1983-11-11
Publication date: 1993-01-26
Also published as: JPS60103616A

Description

【発明の詳細な説明】［技術分野］本発明は、欠陥検査技術、特に、パターンの外
観についての欠陥を検査する技術に関し、たとえ
ば、半導体装置の製造において、使用されるホト
マスクのパターンについての欠陥検査に利用して
有効な技術に関する。

［背景技術］半導体装置の製造において使用されるホトマス
ク（レチクルを含む。以下のマスクという。）の
パターンについての外観欠陥検査を行う方法とし
て、パターン設計データから仮想的に作り出され
仮想パターンと、このデータから製造されたマス
クの実パターンとを比較し、両者の相違する箇所
を欠陥として判定する方法が考えられる。

しかし、かかる欠陥検査方法においては、パタ
ーン密度の高い区間では仮想パターンの比較部へ
の入力が実パターンの比較部への入力に追随不能
になるため、全体的に検査速度が遅くなり、検査
時間が長くなるという問題点があることが、本発
明者によつて明らかにされた。

［発明の目的］本発明の目的は、パターン設計データなどに特
別な加工を施すことなく、パターン密度にばらつ
きがある検査対象物における自動検査の所要時間
を最小限に短縮することが可能な欠陥検査技術を
提供することにある。

本発明の前記ならびにその他の目的と新規な特
徴は、本明細書の記述および添付図面から明らか
になるであろう。

［発明の概要］本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、次の通りである。

すなわち、パターン設計データから仮想的に得
られた仮想パターンと、そのパターン設計データ
に基づいて製造された検査対象物を相対的に走査
する撮像装置により得られた実パターンとを比較
することにより欠陥を検出する欠陥検査方法にお
いて、欠陥の検出頻度を所望の走査範囲毎に監視
し、欠陥が頻発した走査範囲に対しては、撮像装
置による相対的な走査速度を低下させて欠陥走査
を選択的に再試行するようにしたものである。

また、本発明の欠陥検査装置は、パターン設計
データから仮想パターンを生成して仮想パターン
メモリに格納する仮想パターン生成装置と、検査
対象物における実パターンの画像を検出する撮像
装置と、実パターンの画像を二値化して実パター
ンメモリに格納する二値化回路と、仮想パターン
メモリおよび実パターンメモリにおける対応領域
を比較して実パターンにおける欠陥の有無を判定
する欠陥判定回路と、検出された欠陥の数を記憶
する欠陥メモリと、検査対象物が載置されるXY
テーブルと、このXYテーブルを駆動する駆動装
置と、XYテーブルの位置を検出するレーザ測長
器と、このレーザ測長器から得られるXYテーブ
ルの位置情報に基づいて駆動装置を制御すること
により、撮像装置による検査対象物の相対的な走
査を行わせる制御手段と、レーザ側長器と制御手
段との間に介在し、制御手段からの指令に基づい
て、仮想パターン作成装置、仮想パターンメモ
リ、二値化回路、実パターンメモリおよび欠陥判
定回路にタイミング信号を送出するタイミングジ
エネレータとを備え、制御手段は、所望の走査領
域毎に欠陥メモリに記憶された欠陥数を参照し、
欠陥が頻発した走査範囲に対しては、撮像装置に
よる相対的な走査速度を低下させて欠陥検査を選
択的に再試行する制御動作を行うようにしたもの
である。

実施例１第１図は本発明の一実施例では欠陥検査方法に
使用される欠陥検査装置を示すブロツク図、第２
図、第３図、第４図はその作用を説明するために
各説明図である。

第１図において、１は検査対象物としてのマス
クであり、マスク１には半導体装置における集積
回路等が転写するためのパターンが形成されてい
る。マスク１はXYテーブル２上にアライメント
されて載置され、XYテーブル２は駆動装置３に
よりXY方向に移動されるようになつている。
XYテーブル２の下方には水銀灯等の光源４が設
置され、光源４はマスク１を照射するようになつ
ている。XYテーブル２の上方には、撮像装置と
しての一次元固体撮像装置（以下、CCDとい
う。）５がマスク１を透過した光を対物レンズ６
を介して受けるように設けられ、CCD５はXYテ
ーブル２の移動によりマスク１を相対的に走査す
るようになつている。CCD５は多数（たとえば、
1024ビツト）の画素をＸ方向に１列に配されてな
り、配列の直角Ｙ方向にマスク１を走査し、か
つ、走査中に画素群がＸ方向にセルフスキヤンニ
ングすることにより、マスク１のパターンの撮像
信号を出力するようになつている。

CCD５には２値化回路７が接続され、この回
路７はCCD５からの撮像信号を閾値を用いて２
値化するように構成されている。２値化回路７の
出力端には実パターンメモリ８が接続され、この
メモリ８はCCD５の撮像信号によつて得られた
マスク１上のパターン（以下、実パターンとい
う。）に関する情報を記憶するようになつている。
実パターンメモリ８の出力端は欠陥判定回路９の
一入力端に接続され、欠陥判定回路９の出力端に
は欠陥メモリ１０が接続されている。

１１は検査用磁気テープであり、前記マスク１
のパターンを作成するために使用されたパターン
設計データを欠陥検査用に編成し直されてなる検
査データが記憶されている。このテープは、磁気
記録再生装置１２により再生される。磁気記録再
生装置１２にはバツフアメモリ１３が接続され、
このメモリ１３の出力端は仮想パターン作成装置
１４に接続されている。この作成装置１４は磁気
テープ１１から再生された欠陥検査用のデータに
より仮想的なパターン（以下、仮想パターンとい
う。）を作り出し、そのパターンの信号を仮想パ
ターンメモリ１５に出力するようになつている。

仮想パターンメモリ１５の出力端は前記欠陥判
定回路９の他の入力端に接続されている。欠陥判
定回路９は比較回路等からなり、前記実パターン
と仮想パターンとを比較し、両者に相違する個所
があつた場合に欠陥と判定するように構成されて
いる。

XYテーブル２にはレーザ測長器１６が設けら
れ、この測長器１６にはタイミングジエネレータ
１７が接続されている。タイミングジエネレータ
１７は２値化回路７、実パターンメモリ８、仮想
パターン作成装置１４、仮想パターンメモリ１
５、および欠陥判定回路９にタイミング信号を送
り、これらの同期をとるようになつている。タイ
ミングジエネレータ１７は第１中央処理ユニツト
（CPU）１８にも送信するようになつており、か
つ、このCPU１８により制御されるように構成
されている。第1CPU１８は、磁気記録再生装置
１２、バツフアメモリ１３、仮想パターン作成装
置１４等を制御するための第2CPU１９と連携さ
れている。

なお、第1CPU１８には、入力装置、デイスプ
レイ装置、外部記憶装置等の周辺機器２０が接続
されている。

次に、前記構成にかかる欠陥検査装置を用いて
本発明の一実施例であるマスクの欠陥検査方法を
説明する。

XYテーブル２の移動により、CCD５がＹ方向
に走査を開始すると、CCD５はマスク１のパタ
ーンを撮像し、これにより、実パターンがメモリ
８に記憶されて行く。他方、設計パターンデータ
に相当する検査用データがテープ１１から読み出
され、このデータに基づき仮想パターンが作成装
置１４によつて作成され、仮想パターンメモリ１
５に記憶されて行く。

たとえば、第２図に示されるように、マスク１
におけるパターン２１の密度が第１走査ライン領
域L₁において疎である場合、CCD５のＹ方向の
走査は通常の高速で行われる。すなわち、この走
査速度は、第３図に示されるように、CCD５の
画素５ａの群のセルフスキヤンニングが１回終了
した時に、画素５ａに幅Ｗに相当する１ピツチだ
け進む速度であり、パターンを得るために必要な
最高速度である。

そして、この走査速度は、XYテーブル２の駆
動装置３が第1CPU１８を介してタイミングジエ
ネレータ１７のタイミング信号に基づき制御され
ることにより作り出される。

タイミングジエネレータ１７は同一のタイミン
信号を２値化回路７、実パターンメモリ８、仮想
パターン作成装置１４、仮想パターンメモリ１５
および欠陥作成回路９にそれぞれ送り、同期動作
させる。これにより、欠陥判定回路９は実パター
ンメモリ８から再生されて入力される実パターン
と、仮想パターンメモリ１５から再生されて入力
される仮想パターンとを比較し、両者が相違する
場合に欠陥と判定し、欠陥信号を欠陥メモリ１０
に出力してその座標等を記憶させる。

次いで、マスク１におけるパターン２１の密度
が第２走査ライン領域L₂において密である場合、
CCD５のＹ方向の走査は低速、たとえば、前記
走査速度の1/2の速度で行われる。すなわち、こ
の走査速度は、第４図に示されるように、CCD
５の画素５ａ群のセルフスキヤンニングが１回終
了した時に、画素５ａの幅Ｗの1/2分だけ進む速
度である。したがつて、第４図に斜線で示される
部分のパターンが重複して取り込まれてしまう。
そこで、この重複部分の実パターン信号を取り除
く必要がある。

タイミングジエネータ１７は第1CPU１８の指
令により、２値化回路７と実パターンメモリ８と
にタイミング信号を重複部分が除去されるように
１週間おきに間欠送付する。これにより、実パタ
ーンメモリ８からは重複部分のない正常な実パタ
ーンが欠陥判定回路９に入力される。

一方、タイミングジエネータ１７は、仮想パタ
ーン作成装置１４、仮想パターンメモリ１５およ
び欠陥判定回路９に対しては、前記高速走査時と
同一のタイミング信号を送り続ける。したがつ
て、仮想パターン作成装置１４は高速走査時と同
一レベルの能力を用いて仮想パターンを作成し続
けるが、第２走査ライン領域L₂におけるパター
ン２１は高密度であるため、作成に手間どる。し
かし、実パターンメモリ８からの実パターンの次
陥判定回路９に対する入力は１周期おきになされ
るので、仮想パターンメモリ１５からの仮想パタ
ーンの欠陥判定装置９に対する入力が、実パター
ンの入力に間に合わなくなることはない。つま
り、仮想パターン作成装置１４は、２値化回路
７、実パターンメモリ８が休んでいる間も働き続
け、手間どる時間を相対的に埋めて行くようなも
のである。すなわち、欠陥測定回路９に対するパ
ターンの入力速度を遅めることにより、仮想パタ
ーンの作成遅れが相対的に回避されることにな
る。

そして、欠陥判定回路９は、遅れずに入力され
てくる仮想パターンと、重複部分を除去されて入
力されてくる正常な実パターンとを比較し、欠陥
判定を行う。

続いて、マスク１におけるパターン２１の密度
が第３走査ライン領域において再び疎に戻つた場
合、CCD５のＹ方向の走査は通常の高速に戻さ
れる。この場合、パターン密度が疎であるので、
仮想パターン作成装置１４は仮想パターンの作成
に手間どらず、たとえ、欠陥判定回路９に対する
実パターンの入力が高速であつても、仮想パター
ンの入力を十分に間に合わせることができる。

ここで、パターン密度の疎密ごとの走査速度の
切り換えは、あらかじめ、各走査ライン領域ごと
に設定し、これを磁気テープ１１にパターンデー
タと共に記録しておき、この切り換えデータに基
づき第2CPU１９が切り換え指令を第1CPU１８
に送ることにより行われる。

なお、パターン密度の疎密はパターン設計デー
タにおいて容易に知り得、このデータに基づいて
検査用のデータを編成する時に、走査速度切り換
えデータを加味することは簡単に可能である。

実施例２第５図は本発明の他の実施例を示す説明図であ
る。

本実施例が前記実施例と異なる点は、走査速度
の切り換え情報があらかじめ設定されず、欠陥判
定回路に対する思想パターンの入力が、パターン
密度の増大に起因する所要演算時間の増加によつ
て実パターンの入力よりも遅れたことを、欠陥の
検出頻度に基づいて認識し、その都度走査速度が
切り換えられる点にある。

すなわち、充分に注意して作成されたマスク１
などにおけるパターン欠陥の検出数には自ずと上
限があり、欠陥の検出頻度が異常に大きくなつた
場合には、仮想パターンの入力遅れに起因して、
当該仮想パターンに対してずれた領域の実パター
ンとが誤つて比較されている、と推定できること
を利用して、パターン密度の増大に起因する仮想
パターンの入力遅れを検出するものである。

たとえば、第５図に示されるように、走査が高
速で行われ、第１走査ライン領域L₁におけるパ
ターン２１の高密度部分に来た場合、仮想パター
ン作成装置１４（第１図参照、以下同じ。）は高
密度であるため、仮想パターンの作成に手間ど
る。これに伴い、欠陥判定回路９に対する仮想パ
ターンの入力が実パターンの入力に遅れを生じ
る。その結果、欠陥信号が頻発されるので、第
1CPU１８はこれを欠陥メモリ１０を通じて認識
し、駆動装置３に走査速度切り換え指令を送信す
る。駆動装置３はこの指令によりXYテーブル２
を復帰移動させ、CCD５をマスク１の第１走査
ライン領域L₁における冒頭に相対的に戻し、走
査速度を遅めて同一領域L₁について再走査して
行く。

第1CPU１８は走査速度が切り換えられること
を第2CPU１９に同時に報告する。第2CPU１９
はこの報告に基づき、検査用テープ１１を巻き戻
させ、第１走査ライン領域の冒頭に相当する部分
から検査用データの再生をやり直させる。

走査速度が遅められてからの作用は、前述した
高密度領域におけるのと同様である。

第１走査ライン領域L₁について低速の走査に
よる検査が終了し、CCD５が第２走査ライン領
域L₂に相対的に移動すると、第1CPU１８は駆動
装置３に走査速度切り換え指令を送信する。

駆動装置３はこの指令によりXYテーブル２を
元の通常速度で移動させる。これにより、CCD
５は第２走査ラインL₂領域を高速で走査して行
く。この高速走査は、高密度部分に遭遇すること
によつて仮想パターンの入力に遅れが発生しない
限り、他の走査ライン領域にCCD５が移つた後
を断続される。したがつて、全体として検査時間
の長期化を抑制させることができる。

［効果］ (1) 欠陥の検出頻度に基づいてパターン密度の大
小を判定し、パターン密度の大きな走査領域に
おいて選択的に走査速度を低くして欠陥走査を
遂行する、という制御を行うので、パターン密
度の大小を識別する目的でパターン設計データ
などに特別な加工を施すことなく、パターン密
度にばらつきのある検査対象物における検査時
間を最小限に短縮することができる。

以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもな
い。

たとえば、走査速度を遅める区間を設定方法は
前記実施例に限らず、検査用CCDの前方にパタ
ーン密度測定用のCCDを進行させ、これの測定
結果に応じて適時設定するようにしてもよい。

撮像装置はCCDに限定されず、たとえば、光
ダイオードアレーとこれを走査するシフトレジス
タを組合せたものでもよい。

［利用分野］以上の説明では主として本発明者によつてなさ
れた発明をその背景となつた利用分野であるマス
クの欠陥検査に適用した場合について説明した
が、それに限定されるものではなく、たとえば、
ウエハに形成されたパターンの外観欠陥検査にも
適用できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図、第３図および第４図はその作用を説明す
るための各説明図、第５図は本発明の他の実施例
を示す作用説明図である。１……マスク（検査対象）、２……XYテーブ
ル、３……駆動装置、４……光源、５……CCD
（撮像装置）、７……２値化回路、８……実パター
ンメモリ、９……欠陥判定回路、１０……欠陥メ
モリ、１１……検査データ用テープ、１３……バ
ツフアメモリ、１４……仮想パターン作成装置、
１５……仮想パターンメモリ、１６……レーザ測
長器、１７……タイミングジエネレータ、１８…
…第1CPU（制御手段）、１９……第2CPU。

Claims

【特許請求の範囲】１パターン設計データから仮想的に得られた仮
想パターンと、そのパターン設計データに基づい
て製造された検査対象物を相対的に走査する撮像
装置により得られた実パターンとを比較すること
により欠陥を検出する欠陥検査方法であつて、前
記欠陥の検出頻度を所望の走査範囲毎に監視し、
前記欠陥が頻発した前記走査範囲に対しては、前
記撮像装置による相対的な走査速度を選択的に低
下させて欠陥検査を選択的に再試行することを特
徴とする欠陥検査方法。２パターン設計データから仮想パターンを生成
して仮想パターンメモリに格納する仮想パターン
生成装置と、検査対象物における実パターンの画
像を検出する撮像装置と、前記実パターンの画像
を二値化して実パターンメモリに格納する二値化
回路と、前記仮想パターンメモリおよび実パター
ンメモリにおける対応領域を比較して前記実パタ
ーンにおける欠陥の有無を判定する欠陥判定回路
と、検出された欠陥の数を記憶する欠陥メモリ
と、前記検査対象物が載置されるXYテーブル
と、このXYテーブルを駆動する駆動装置と、前
記XYテーブルの位置を検出するレーザ測長器
と、このレーザ測長器から得られる前記XYテー
ブルの位置情報に基づいて前記駆動装置を制御す
ることにより、前記撮像装置による前記検査対象
物の相対的な走査を行わせる制御手段と、前記レ
ーザ測長器と前記制御手段との間に介在し、前記
制御手段からの指令に基づいて、前記仮想パター
ン作成装置、前記仮想パターンメモリ、前記二値
化回路、前記実パターンメモリおよび前記欠陥判
定回路にタイミング信号を送出するタイミングジ
エネレータとを備え、前記制御手段は、所望の走
査領域毎に前記欠陥メモリに記憶された欠陥数を
参照し、前記欠陥が頻発した前記走査範囲に対し
ては、前記撮像装置による相対的な走査速度を選
択的に低下させて欠陥検査を選択的に再試行する
制御動作を行うことを特徴とする欠陥検査装置。