JPH0561821A - データ転送方法 - Google Patents
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- G06F3/1284—Local printer device
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- General Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Accessory Devices And Overall Control Thereof (AREA)
- Record Information Processing For Printing (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
ホストとプリンタ間のインターフェースで、特に、ホス
ト側のＩ／Ｏレジスタにおいて、転送レートを著しく低
下させるハンドシェイクによるＢＵＳＹ信号は発生させ
ず、ＩＮＰＵＴ ＢＵＦＦＥＲが所定量以上になって、
本来のＢＵＳＹ信号を発生させるデータ転送方法。
ト側のＩ／Ｏレジスタにおいて、転送レートを著しく低
下させるハンドシェイクによるＢＵＳＹ信号は発生させ
ず、ＩＮＰＵＴ ＢＵＦＦＥＲが所定量以上になって、
本来のＢＵＳＹ信号を発生させるデータ転送方法。
Description
【０００１】
【産業上の利用分野】パソコンとプリンタ間等のパラレ
ルＩＦにおけるデータ転送方法に関する。
ルＩＦにおけるデータ転送方法に関する。
【０００２】
【従来の技術】パソコンにおけるパラレルＩＦアダプタ
（例えばセントロニクス社のプリンタインターフェイ
ス）を介してのプリンタへのデータ転送においては、パ
ラレルＩＦアダプタのＩＯレジスタファームとＯＳ（オ
ペレーティングシステム）の間に通常ＢＩＯＳと呼ばれ
る処理を用いて、ＢＵＳＹ及びＡＣＫを用いてデータ転
送のハンドシェイクを行っていた。また、アプリケーシ
ョンプログラムの下のプリンタドライバーが直にパラレ
ルＩＦアダプタのＩＯレジスタファームへのアクセスを
行っている場合もあるが全て１ＢＹＴＥのデータ転送に
対して１度のハンドシェイクが必要であった。
（例えばセントロニクス社のプリンタインターフェイ
ス）を介してのプリンタへのデータ転送においては、パ
ラレルＩＦアダプタのＩＯレジスタファームとＯＳ（オ
ペレーティングシステム）の間に通常ＢＩＯＳと呼ばれ
る処理を用いて、ＢＵＳＹ及びＡＣＫを用いてデータ転
送のハンドシェイクを行っていた。また、アプリケーシ
ョンプログラムの下のプリンタドライバーが直にパラレ
ルＩＦアダプタのＩＯレジスタファームへのアクセスを
行っている場合もあるが全て１ＢＹＴＥのデータ転送に
対して１度のハンドシェイクが必要であった。
【０００３】
【発明が解決しようとしている課題】従って、通常、Ｂ
ＩＯＳを介してのデータ転送はプリンタの１Ｆが高速に
出来てもＢＩＯＳで行う、あるいは、プリンタドライバ
ーが直にパラレルＩＦアダプタのＩＯレジスタファーム
へのアクセスを行っている場合にも、パラレルＩＦにお
けるハンドシェーク処理で時間がかかる為、プリンタの
パラレルＩＦ部の高速化は意味がなかった。
ＩＯＳを介してのデータ転送はプリンタの１Ｆが高速に
出来てもＢＩＯＳで行う、あるいは、プリンタドライバ
ーが直にパラレルＩＦアダプタのＩＯレジスタファーム
へのアクセスを行っている場合にも、パラレルＩＦにお
けるハンドシェーク処理で時間がかかる為、プリンタの
パラレルＩＦ部の高速化は意味がなかった。
【０００４】
【課題を解決するための手段】本発明は以上の不具合を
解決するために、印字データ及びコマンド転送用のパラ
レルＩＦ手段をもち、前述の印字部には転送されたデー
タを一時的に格納する入力データ一時格納手段と、入力
データ一時格納手段へのデータの格納領域が少を検出す
る残量警告手段と、パラレルＩＦ手段の転送可否情報で
あるＢＵＳＹ情報受渡手段とを有し、また、情報処理部
にはＢＵＳＹ情報無き場合に短い時間のＢＵＳＹ情報を
発生する仮ＢＵＳＹ発生手段を有し、前記入力データ一
時格納手段利用の際、残量警告手段による残量警告無き
場合には情報処理部へのＢＵＳＹ情報を発生しない様に
したので、高速転送が可能である。
解決するために、印字データ及びコマンド転送用のパラ
レルＩＦ手段をもち、前述の印字部には転送されたデー
タを一時的に格納する入力データ一時格納手段と、入力
データ一時格納手段へのデータの格納領域が少を検出す
る残量警告手段と、パラレルＩＦ手段の転送可否情報で
あるＢＵＳＹ情報受渡手段とを有し、また、情報処理部
にはＢＵＳＹ情報無き場合に短い時間のＢＵＳＹ情報を
発生する仮ＢＵＳＹ発生手段を有し、前記入力データ一
時格納手段利用の際、残量警告手段による残量警告無き
場合には情報処理部へのＢＵＳＹ情報を発生しない様に
したので、高速転送が可能である。
【０００５】さらに、本発明は以上の不具合を解決する
ためにＩ／Ｏレジスタとバスでつながった情報処理部と
印字部間のパラレルインタフェースを介してデータ転送
を行い、前記印字部側における転送データ格納領域が、
所定量以上の空がある場合に、前記Ｉ／Ｏレジスタにハ
ンドシェイクの為の仮のビジーデータを転送するように
した。
ためにＩ／Ｏレジスタとバスでつながった情報処理部と
印字部間のパラレルインタフェースを介してデータ転送
を行い、前記印字部側における転送データ格納領域が、
所定量以上の空がある場合に、前記Ｉ／Ｏレジスタにハ
ンドシェイクの為の仮のビジーデータを転送するように
した。
【０００６】加えて、本発明は以上の不具合を解決する
ためにＩ／Ｏレジスタとバスで接続された情報処理部と
印字部間のパラレルＩＦを介して汎用のＢＩＯＳ制御を
用いてハンドシェイクでデータ転送を行う場合であっ
て、前記印字部における転送データ格納領域から所定量
以上の空がある場合に前記Ｉ／Ｏレジスタにハンドシェ
イクビジーデータを転送しない様にした。
ためにＩ／Ｏレジスタとバスで接続された情報処理部と
印字部間のパラレルＩＦを介して汎用のＢＩＯＳ制御を
用いてハンドシェイクでデータ転送を行う場合であっ
て、前記印字部における転送データ格納領域から所定量
以上の空がある場合に前記Ｉ／Ｏレジスタにハンドシェ
イクビジーデータを転送しない様にした。
【０００７】
【実施例】図１は本発明の情報処理装置としてのパーソ
ナルコンピュータ（以下、パソコンと略す）を示す斜視
図である。パソコン１は、装置本体１０１、キーボード
１０２、表示部１０３を備える上カバー１０４、および
プリンタ２等の各部によって構成される。上カバー１０
４は、装置本体１０１に対して、その後縁の両端に設け
られたヒンジ１０４ａを介して回動可能に取り付けられ
ている。これにより本装置の使用時には、上カバー１０
４は、その回動によって表示部１０３が視易くなる位置
まで開けられ、また、不使用時は閉じられてカバーとし
て機能することができる。表示部１０３の表示素子とし
ては、表示部を薄く構成できることから液晶表示素子が
用いられる。
ナルコンピュータ（以下、パソコンと略す）を示す斜視
図である。パソコン１は、装置本体１０１、キーボード
１０２、表示部１０３を備える上カバー１０４、および
プリンタ２等の各部によって構成される。上カバー１０
４は、装置本体１０１に対して、その後縁の両端に設け
られたヒンジ１０４ａを介して回動可能に取り付けられ
ている。これにより本装置の使用時には、上カバー１０
４は、その回動によって表示部１０３が視易くなる位置
まで開けられ、また、不使用時は閉じられてカバーとし
て機能することができる。表示部１０３の表示素子とし
ては、表示部を薄く構成できることから液晶表示素子が
用いられる。
【０００８】インクジェット方式の記録ヘッドを用いた
プリンタユニット２は表示部１０３の前方に配置され、
装置本体１０１内に収納されている。また、プリンタユ
ニット２は操作者が開閉可能な開口部（不図示）をも
ち、記録ヘッドの交換が可能なようになっている。
プリンタユニット２は表示部１０３の前方に配置され、
装置本体１０１内に収納されている。また、プリンタユ
ニット２は操作者が開閉可能な開口部（不図示）をも
ち、記録ヘッドの交換が可能なようになっている。
【０００９】記録紙３はキーボード１０２の下部に設け
られた給紙口１０１ａから挿入され、装置本体１０１内
を貫通する搬送路内を搬送されて装置後方の排紙口（不
図示）から排出される。キーボード１０２は装置本体１
０１の両側に設けられたヒンジ１０２ａを介して回動可
能に取り付けられている。これにより、封筒、ハガキ等
の比較的長さの短い記録紙を使用する場合もキーボード
１０２を上部に開き、記録紙３を搬送路内の奥に挿入す
ることができる。このように、キーボード１０２の下部
に記録紙３の搬送路が設けられているため、記録紙をセ
ットした状態でもキーボード１０２および表示部１０３
およびプリンタ操作ＳＷ１０５を用いた種々の操作が可
能である。
られた給紙口１０１ａから挿入され、装置本体１０１内
を貫通する搬送路内を搬送されて装置後方の排紙口（不
図示）から排出される。キーボード１０２は装置本体１
０１の両側に設けられたヒンジ１０２ａを介して回動可
能に取り付けられている。これにより、封筒、ハガキ等
の比較的長さの短い記録紙を使用する場合もキーボード
１０２を上部に開き、記録紙３を搬送路内の奥に挿入す
ることができる。このように、キーボード１０２の下部
に記録紙３の搬送路が設けられているため、記録紙をセ
ットした状態でもキーボード１０２および表示部１０３
およびプリンタ操作ＳＷ１０５を用いた種々の操作が可
能である。
【００１０】［Ｈｏｓｔ−Ｐｒｉｎｔｅｒの概略ブロッ
ク図］図２に、ホストコンピュータとプリンタの概略ブ
ロック図を示す。
ク図］図２に、ホストコンピュータとプリンタの概略ブ
ロック図を示す。
【００１１】まずホストコンピュータにおいては、主制
御をつかさどっているのが中央処理装置（ＣＰＵ）であ
り、その基本的な制御を指示するのがＢＩＯＳ ＲＯＭ
（Ｂａｓｉｃ Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｓｙｓｔｅ
ｍ ＲＯＭ）である。フロッピーディスク（ＦＤＤ）や
ハードディスク（ＨＤＤ）からフロッピーディスクコン
トローラ（ＦＤＣ）やハードディスクコントローラ（Ｈ
ＤＣ）を経由してアプリケーション プログラムを読み
出し、システムメモリ（ＲＡＭ）を利用してプログラム
の実行を行なう。この時、画面の表示方法としてはＬＣ
Ｄコントローラ（ＬＣＤＣ）を使って液晶（ＬＣＤ）に
キャラクタ等の表示を行ない、キーボード（ＫＢ）から
のキー入力はキーボードコントローラ（ＫＢＣ）を経由
して行なわれる。ここで、数値演算プロセッサ（ＦＰ
Ｕ）はＣＰＵに対して演算処理のサポートを行なうもの
である。又、リアルタイムクロック（ＲＴＣ）は現時点
の経過時間を示すものでシステム全体の電源が切られた
状態においても、専用バッテリーにより動作は行なわれ
る。ＤＭＡコントローラ（ＤＭＡＣ）は、メモリ〜メモ
リ間、メモリ〜Ｉ／Ｏ間、Ｉ／Ｏ〜Ｉ／Ｏ間において高
速にデータの転送を行なう為に、ＣＰＵの介在なしでデ
ータ転送を行なう。割り込みコントローラ（ＩＲＱＣ）
は各Ｉ／Ｏからの割り込みを受け付け、優先順位に従っ
て処理を行なう。タイマ（ＴＩＭＥＲ）は、数チャンネ
ルのフリーランニングタイマを持ち、種々の時間管理を
行なう。その他に外部につながる、シリアルインターフ
ェイス（ＳＩＯ）、拡張ポート（ＰＯＲＴ）や、ユーザ
に動作状況を伝えるＬＥＤがある。プリンタは、ホスト
コンピユータに対して汎用のパラレルインターフェイス
でつながる形になり、Ｉ／Ｏポートのレジスタレベルで
データ送受信を行ない、接続のイメージとしては外部プ
リンタとやり取りした時と同等となる。
御をつかさどっているのが中央処理装置（ＣＰＵ）であ
り、その基本的な制御を指示するのがＢＩＯＳ ＲＯＭ
（Ｂａｓｉｃ Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｓｙｓｔｅ
ｍ ＲＯＭ）である。フロッピーディスク（ＦＤＤ）や
ハードディスク（ＨＤＤ）からフロッピーディスクコン
トローラ（ＦＤＣ）やハードディスクコントローラ（Ｈ
ＤＣ）を経由してアプリケーション プログラムを読み
出し、システムメモリ（ＲＡＭ）を利用してプログラム
の実行を行なう。この時、画面の表示方法としてはＬＣ
Ｄコントローラ（ＬＣＤＣ）を使って液晶（ＬＣＤ）に
キャラクタ等の表示を行ない、キーボード（ＫＢ）から
のキー入力はキーボードコントローラ（ＫＢＣ）を経由
して行なわれる。ここで、数値演算プロセッサ（ＦＰ
Ｕ）はＣＰＵに対して演算処理のサポートを行なうもの
である。又、リアルタイムクロック（ＲＴＣ）は現時点
の経過時間を示すものでシステム全体の電源が切られた
状態においても、専用バッテリーにより動作は行なわれ
る。ＤＭＡコントローラ（ＤＭＡＣ）は、メモリ〜メモ
リ間、メモリ〜Ｉ／Ｏ間、Ｉ／Ｏ〜Ｉ／Ｏ間において高
速にデータの転送を行なう為に、ＣＰＵの介在なしでデ
ータ転送を行なう。割り込みコントローラ（ＩＲＱＣ）
は各Ｉ／Ｏからの割り込みを受け付け、優先順位に従っ
て処理を行なう。タイマ（ＴＩＭＥＲ）は、数チャンネ
ルのフリーランニングタイマを持ち、種々の時間管理を
行なう。その他に外部につながる、シリアルインターフ
ェイス（ＳＩＯ）、拡張ポート（ＰＯＲＴ）や、ユーザ
に動作状況を伝えるＬＥＤがある。プリンタは、ホスト
コンピユータに対して汎用のパラレルインターフェイス
でつながる形になり、Ｉ／Ｏポートのレジスタレベルで
データ送受信を行ない、接続のイメージとしては外部プ
リンタとやり取りした時と同等となる。
【００１２】一般のパソコンが持つ上記の各制御に加え
て、ノートブック型パーソナルコンピュータ（パソコ
ン）に於ては、ＡＣアダプター／電池の少なくとも２電
源に対応する必要があり、特に電池使用時の省電力が必
要となり、以下の構成を有する。ＥＬのインバータ回路
のｏｎ−ｏｆｆ／ＦＤＤへの電源供給／ＨＤＤへの電源
供給／ｐｒｉｎｔｅｒ−ｏｆｆ／ＲＡＭ及びＶＲＡＭ以
外のディバイスへの電源供給の各時間制御や、ＣＰＵ等
のＣＬＯＣＫ制御、サスペンド／レジューム時の電源制
御手順等を制御するホストパワーマネージメント部（ホ
ストＰＭ部）と、ホストＰＭ部の指示信号によりＲＡＭ
及びＶＲＡＭをサスペンド時とｃｐｕ−ｃｌｏｃｋ動作
時とで切り替えてｒｅｆｒｅｓｈするためのリフレッシ
ュコントローラと、２次電池をチャージしながらホスト
側も駆動可能なチャージコントローラよりなる。
て、ノートブック型パーソナルコンピュータ（パソコ
ン）に於ては、ＡＣアダプター／電池の少なくとも２電
源に対応する必要があり、特に電池使用時の省電力が必
要となり、以下の構成を有する。ＥＬのインバータ回路
のｏｎ−ｏｆｆ／ＦＤＤへの電源供給／ＨＤＤへの電源
供給／ｐｒｉｎｔｅｒ−ｏｆｆ／ＲＡＭ及びＶＲＡＭ以
外のディバイスへの電源供給の各時間制御や、ＣＰＵ等
のＣＬＯＣＫ制御、サスペンド／レジューム時の電源制
御手順等を制御するホストパワーマネージメント部（ホ
ストＰＭ部）と、ホストＰＭ部の指示信号によりＲＡＭ
及びＶＲＡＭをサスペンド時とｃｐｕ−ｃｌｏｃｋ動作
時とで切り替えてｒｅｆｒｅｓｈするためのリフレッシ
ュコントローラと、２次電池をチャージしながらホスト
側も駆動可能なチャージコントローラよりなる。
【００１３】［Ｐｒｉｎｔｅｒのブロック図］図３にプ
リンタ部の制御系の構成例をしめすブロック図である。
リンタ部の制御系の構成例をしめすブロック図である。
【００１４】ここでＣＰＵ−Ｐはプリンタ部の主制御を
なすマイクロプロセッサ形態のＣＰＵであり、ホスト側
から後述のパラレルＩＦを介して得られるプリンタコマ
ンドやデータに基づいて所望の処理を実行する。ＲＯＭ
−ＰはＣＰＵ−Ｐが実行する記録制御手順等に対応した
プログラム、キャラクターゲネレータ（ＣＧ）、その他
の固定データを格納するＲＯＭ、ＲＡＭ−Ｐはレジスタ
として用いるワーク領域、１ライン分の印字データを格
納する為のラインバッファ、ドットに再展開されたドッ
ト展開バッファ、パラレルＩＦからのＩＮＰＵＴバッフ
ァ等の領域を有するＲＡＭ、ＴＩＭＥＲ１−Ｐは紙送り
モータ（ＦＭ）／ヒータ等の駆動相時間を得るためのＴ
ＩＭＥＲで、ＲＴＣ−Ｐは回復動作の経過時間を知るた
めのＲＴＣ、また、ＩＦ転送制御／省電力制御／ＲＡＭ
アクセス制御／プリンタポート制御を合体させた複合制
御ＵＮＩＴがＣＰＵ−ＰのＢＵＳに接続されている。複
合制御ＵＮＩＴからは各プリンタ駆動制御信号が出力さ
れ、ＦＭ駆動回路／ＣＭ駆動回路／ヘッドドライバー／
ヒータドライバーではＦＭ／ＣＭ／ＢＪ−Ｈｅａｄ／ヒ
ータ等の駆動レベルに変換している。省電力制御信号と
して複合制御ＵＮＩＴからＶｃｃ１Ｐ−ｏｆｆ／Ｖｃｃ
２Ｐ−ｏｆｆ／Ｖｐ−ｏｆｆの電源コントロール信号
と、入力信号としてＰｒｉｎｔｅｒ−ｏｆｆ／プリンタ
センサー類／操作パネル等を持つ。このうちＰｒｉｎｔ
ｅｒ−ｏｆｆ信号のアクティブからインアクティブの変
化のみによってＶｃｃ１−Ｐの電源供給がなされて、複
合制御ＵＩＴ／ＣＰＵ−Ｐ／ＲＡＭ−Ｐのみに電源供給
が可能となる。また、Ｖｃｃ１Ｐ−ｏｆｆはＰｒｉｎｔ
ｅｒ−ｏｆｆ信号をプリンタの駆動状況に合わせて、変
更したＯＦＦタイミングでＶｃｃ１Ｐなる電源を切るこ
とができる。即ちヘッドがキャップオープン状態で電源
が切れてしまい、致命的な障害を及ぼすことがないので
ある。
なすマイクロプロセッサ形態のＣＰＵであり、ホスト側
から後述のパラレルＩＦを介して得られるプリンタコマ
ンドやデータに基づいて所望の処理を実行する。ＲＯＭ
−ＰはＣＰＵ−Ｐが実行する記録制御手順等に対応した
プログラム、キャラクターゲネレータ（ＣＧ）、その他
の固定データを格納するＲＯＭ、ＲＡＭ−Ｐはレジスタ
として用いるワーク領域、１ライン分の印字データを格
納する為のラインバッファ、ドットに再展開されたドッ
ト展開バッファ、パラレルＩＦからのＩＮＰＵＴバッフ
ァ等の領域を有するＲＡＭ、ＴＩＭＥＲ１−Ｐは紙送り
モータ（ＦＭ）／ヒータ等の駆動相時間を得るためのＴ
ＩＭＥＲで、ＲＴＣ−Ｐは回復動作の経過時間を知るた
めのＲＴＣ、また、ＩＦ転送制御／省電力制御／ＲＡＭ
アクセス制御／プリンタポート制御を合体させた複合制
御ＵＮＩＴがＣＰＵ−ＰのＢＵＳに接続されている。複
合制御ＵＮＩＴからは各プリンタ駆動制御信号が出力さ
れ、ＦＭ駆動回路／ＣＭ駆動回路／ヘッドドライバー／
ヒータドライバーではＦＭ／ＣＭ／ＢＪ−Ｈｅａｄ／ヒ
ータ等の駆動レベルに変換している。省電力制御信号と
して複合制御ＵＮＩＴからＶｃｃ１Ｐ−ｏｆｆ／Ｖｃｃ
２Ｐ−ｏｆｆ／Ｖｐ−ｏｆｆの電源コントロール信号
と、入力信号としてＰｒｉｎｔｅｒ−ｏｆｆ／プリンタ
センサー類／操作パネル等を持つ。このうちＰｒｉｎｔ
ｅｒ−ｏｆｆ信号のアクティブからインアクティブの変
化のみによってＶｃｃ１−Ｐの電源供給がなされて、複
合制御ＵＩＴ／ＣＰＵ−Ｐ／ＲＡＭ−Ｐのみに電源供給
が可能となる。また、Ｖｃｃ１Ｐ−ｏｆｆはＰｒｉｎｔ
ｅｒ−ｏｆｆ信号をプリンタの駆動状況に合わせて、変
更したＯＦＦタイミングでＶｃｃ１Ｐなる電源を切るこ
とができる。即ちヘッドがキャップオープン状態で電源
が切れてしまい、致命的な障害を及ぼすことがないので
ある。
【００１５】図６に複合制御ＵＮＩＴの構成図を示す。
【００１６】機能ブロックとしては、主としてホスト側
からのＩＦアダプタとして機能するパラレルＩＦアダプ
タ、パラレルＩＦアダプタを介してＲＡＭ−Ｐのｉｎｐ
ｕｔ−ｂｕｆｆｅｒ（ＩＢ）上にパラレルデータの格納
を行うＩＦデータ取り込み制御部、ＲＡＭ−Ｐのリフレ
ッシュタイミングを発生するリフレッシュ制御部、ＲＡ
Ｍ−Ｐ上の１ラインドット展開データ（ＰＢ）を読みだ
してＢＪヘッドを駆動印字しつつ合わせてキャリアの相
砺磁も制御するＢＪ−ヘッド／ＣＭ制御部と、ＦＭ／ヒ
ータ／ＬＥＤ等を駆動するプリンタポート制御部と、Ｉ
Ｆデータ取り込み制御部とリフレッシュ制御部とＢＪ−
ヘッド／ＣＭ制御部とＣＰＵ−Ｐの４つのアクセス要求
に対して優先度別にアクセス権を持つＲＡＭアクセス制
御部と、省電力制御を行うプリンタＰＭ部で構成され
る。
からのＩＦアダプタとして機能するパラレルＩＦアダプ
タ、パラレルＩＦアダプタを介してＲＡＭ−Ｐのｉｎｐ
ｕｔ−ｂｕｆｆｅｒ（ＩＢ）上にパラレルデータの格納
を行うＩＦデータ取り込み制御部、ＲＡＭ−Ｐのリフレ
ッシュタイミングを発生するリフレッシュ制御部、ＲＡ
Ｍ−Ｐ上の１ラインドット展開データ（ＰＢ）を読みだ
してＢＪヘッドを駆動印字しつつ合わせてキャリアの相
砺磁も制御するＢＪ−ヘッド／ＣＭ制御部と、ＦＭ／ヒ
ータ／ＬＥＤ等を駆動するプリンタポート制御部と、Ｉ
Ｆデータ取り込み制御部とリフレッシュ制御部とＢＪ−
ヘッド／ＣＭ制御部とＣＰＵ−Ｐの４つのアクセス要求
に対して優先度別にアクセス権を持つＲＡＭアクセス制
御部と、省電力制御を行うプリンタＰＭ部で構成され
る。
【００１７】プリンタＰＭ部では、ＩＦデータ取り込み
制御から、データ受信時に発生するデータ受信信号と、
紙押入センサのエッジ入力信号およびパネルＳＷのエッ
ジ信号を受けて図６に示すＩＮＴ信号をＣＰＵ−Ｐに発
生してハード割り込みとする。このハード割り込みとソ
フト処理の関連性についてはソフト制御説明にて後述す
る。
制御から、データ受信時に発生するデータ受信信号と、
紙押入センサのエッジ入力信号およびパネルＳＷのエッ
ジ信号を受けて図６に示すＩＮＴ信号をＣＰＵ−Ｐに発
生してハード割り込みとする。このハード割り込みとソ
フト処理の関連性についてはソフト制御説明にて後述す
る。
【００１８】図７にはパラレルＩＦアダプタのホスト側
からみえるＩＯレジスタ（ＰＩＯ／ＩＯ）の構成を示す
が、ＩＦ ｄａｔａ／ＩＦ ｓｔａｔｕｓ／ＩＦコント
ロールの各レジスタからなる。
からみえるＩＯレジスタ（ＰＩＯ／ＩＯ）の構成を示す
が、ＩＦ ｄａｔａ／ＩＦ ｓｔａｔｕｓ／ＩＦコント
ロールの各レジスタからなる。
【００１９】図８は、ＩＦデータ取り込み制御部でプリ
ンタ側からみえるＩＯレジスタ（ＰＩＦ／ＩＯ）の構成
を示すが、ＩＢ ｓｔａｒｔ／ＩＢ ｅｎｄ／ＩＢ Ｐ
ＯＩＮＴ／ＩＢ ｓｔａｔｕｓ／ＩＢ制御情報／ＩＢ
ｓｅｎｄ ｄａｔｅの各レジスタからなる。
ンタ側からみえるＩＯレジスタ（ＰＩＦ／ＩＯ）の構成
を示すが、ＩＢ ｓｔａｒｔ／ＩＢ ｅｎｄ／ＩＢ Ｐ
ＯＩＮＴ／ＩＢ ｓｔａｔｕｓ／ＩＢ制御情報／ＩＢ
ｓｅｎｄ ｄａｔｅの各レジスタからなる。
【００２０】図９は、プリンタポート制御部でプリンタ
側からみえるＩＯレジスタ（ＰＦＭ／ＩＯ）の構成を示
すが、ＦＭ相砺磁／ＳＨヒータ信号／ＬＥＤコントロー
ルの各レジスタで構成される。
側からみえるＩＯレジスタ（ＰＦＭ／ＩＯ）の構成を示
すが、ＦＭ相砺磁／ＳＨヒータ信号／ＬＥＤコントロー
ルの各レジスタで構成される。
【００２１】図１０は、ＢＪ−ヘッド／ＣＭ制御部でプ
リンタ側からみえるＩＯレジスタ（ＰＢＪ／ＩＯ）の構
成を示すが、ＰＢ ｓｔａｒｔ／ＰＢ ｅｎｄ／ＰＢ
ＰＯＩＮＴ／ＰＢ ｓｔａｔｕｓ／ＰＢ制御情報／ＣＭ
相砺磁の各レジスタからなる。
リンタ側からみえるＩＯレジスタ（ＰＢＪ／ＩＯ）の構
成を示すが、ＰＢ ｓｔａｒｔ／ＰＢ ｅｎｄ／ＰＢ
ＰＯＩＮＴ／ＰＢ ｓｔａｔｕｓ／ＰＢ制御情報／ＣＭ
相砺磁の各レジスタからなる。
【００２２】図１１は、プリンタＰＭ部でプリンタ側か
らみえるＩＯレジスタ（ＰＦＭ／ＩＯ）の構成を示す
が、ＰＰＭ ｓｔａｔｕｓ／ＰＰＭ制御情報の各レジス
タで構成される。
らみえるＩＯレジスタ（ＰＦＭ／ＩＯ）の構成を示す
が、ＰＰＭ ｓｔａｔｕｓ／ＰＰＭ制御情報の各レジス
タで構成される。
【００２３】図１２は、図３のＲＡＭ−Ｐ上でＢＪ−ヘ
ッド／ＣＭ制御部が制御する印字バッファ（ＰＢ）とＩ
Ｆデータ取り込み制御部が制御する受信バファ（ＩＢ）
のアドレスの領域配置を示す。
ッド／ＣＭ制御部が制御する印字バッファ（ＰＢ）とＩ
Ｆデータ取り込み制御部が制御する受信バファ（ＩＢ）
のアドレスの領域配置を示す。
【００２４】印字バッファ領域は、印字に必要なデータ
領域を設定するもので、開始アドレス（ＰＢ ＳＴＡＲ
Ｔ）と終了アドレス（ＰＢ ＥＮＤ）を設定することに
より、その範囲内でＢＪ−ヘッド／ＣＭ制御部によって
開始アドレスから順番に記憶データを読み出し、終了ア
ドレスに至る迄ＲＡＭ−Ｐから記憶データを読み出し、
ヘッドドライバーに制御信号を送出する。この時、印字
データアドレスポインタ（ＰＢポイント）は現在データ
送出中のデータ送出中のデータアドレスを示している。
領域を設定するもので、開始アドレス（ＰＢ ＳＴＡＲ
Ｔ）と終了アドレス（ＰＢ ＥＮＤ）を設定することに
より、その範囲内でＢＪ−ヘッド／ＣＭ制御部によって
開始アドレスから順番に記憶データを読み出し、終了ア
ドレスに至る迄ＲＡＭ−Ｐから記憶データを読み出し、
ヘッドドライバーに制御信号を送出する。この時、印字
データアドレスポインタ（ＰＢポイント）は現在データ
送出中のデータ送出中のデータアドレスを示している。
【００２５】受信データバッファ（後述のＩＮＰＵＴ
ＢＵＦＦＥＲと同義）領域も同様に、受信に必要なデー
タ領域を設定するもので、開始アドレス（ＩＢ ＳＴＡ
ＲＴ）と終了アドレス（ＩＢ ＥＮＤ）を設定すること
により、その範囲内でＩＦデータ取り込み制御部によっ
て開始アドレスから順番に記憶データを読み出し、終了
アドレスに至る迄ＲＡＭ−Ｐから記憶データを読み出
し、ヘッドドライバーに制御信号を送出する。この時、
受信データアドレスポインタ（ＩＢポイント）は現在デ
ータ受信済のデータアドレスを示している。
ＢＵＦＦＥＲと同義）領域も同様に、受信に必要なデー
タ領域を設定するもので、開始アドレス（ＩＢ ＳＴＡ
ＲＴ）と終了アドレス（ＩＢ ＥＮＤ）を設定すること
により、その範囲内でＩＦデータ取り込み制御部によっ
て開始アドレスから順番に記憶データを読み出し、終了
アドレスに至る迄ＲＡＭ−Ｐから記憶データを読み出
し、ヘッドドライバーに制御信号を送出する。この時、
受信データアドレスポインタ（ＩＢポイント）は現在デ
ータ受信済のデータアドレスを示している。
【００２６】［プリンタドライバの構成図］図４に、記
録ヘッドおよびヘッドドライバの構成を示す。
録ヘッドおよびヘッドドライバの構成を示す。
【００２７】ここで、本例では吐出ユニットは６４個の
吐出口を有するものとし、＃１〜＃６４は吐出ユニット
に設けられた吐出口の位置に対応した番号を示すものと
する。Ｒ１〜Ｒ６４はそれぞれ＃１〜＃６４の吐出口に
対応して設けられた吐出エネルギ発生素子としての発熱
抵抗体である。発熱抵抗体Ｒ１〜Ｒ６４は８個を単位と
したブロックに分割され、各ブロックに共通にコモン側
ドライバ回路のスイッチング用トランジスタＱ１〜Ｑ８
が接続される。トランジスタＱ１〜Ｑ８は、それぞれ制
御信号ＣＯＭ１〜ＣＯＭ８のオン／オフに応じ通電経路
をオン／オフする。なお、各発熱抵抗体Ｒ１〜Ｒ６４へ
の通電経路に配置されたＤ１〜Ｄ６４は逆流防止用のダ
イオードである。
吐出口を有するものとし、＃１〜＃６４は吐出ユニット
に設けられた吐出口の位置に対応した番号を示すものと
する。Ｒ１〜Ｒ６４はそれぞれ＃１〜＃６４の吐出口に
対応して設けられた吐出エネルギ発生素子としての発熱
抵抗体である。発熱抵抗体Ｒ１〜Ｒ６４は８個を単位と
したブロックに分割され、各ブロックに共通にコモン側
ドライバ回路のスイッチング用トランジスタＱ１〜Ｑ８
が接続される。トランジスタＱ１〜Ｑ８は、それぞれ制
御信号ＣＯＭ１〜ＣＯＭ８のオン／オフに応じ通電経路
をオン／オフする。なお、各発熱抵抗体Ｒ１〜Ｒ６４へ
の通電経路に配置されたＤ１〜Ｄ６４は逆流防止用のダ
イオードである。
【００２８】各ブロック間で対応する位置にある発熱抵
抗体に対しては、セグメント側ドライバ回路のオン／オ
フ用トランジスタＱ９〜Ｑ１６が接続される。トランジ
スタＱ１〜Ｑ１６はそれぞれ制御信号ＳＥＧ１〜ＳＥＧ
８のオン／オフに応じて発熱抵抗体に対する通電経路を
オン／オフする。
抗体に対しては、セグメント側ドライバ回路のオン／オ
フ用トランジスタＱ９〜Ｑ１６が接続される。トランジ
スタＱ１〜Ｑ１６はそれぞれ制御信号ＳＥＧ１〜ＳＥＧ
８のオン／オフに応じて発熱抵抗体に対する通電経路を
オン／オフする。
【００２９】図５は、斯かる構成によるヘッド駆動のタ
イミングチャートを示す。ヘッド走査方向上のある位置
において、コモン側制御信号ＣＯＭ８〜ＣＯＭ１が順次
オンされる。そのオンにより１つのブロックが選択され
て通電可能な状態になるので、選択されたブロック内に
おいて記録による画像に応じてセグメント側制御信号Ｓ
ＥＧ８〜ＳＥＧ１をそれぞれオンまたはオフすることに
より、発熱抵抗体に選択的に通電が成され、発熱に応じ
てインクが吐出されてドット記録が行なわれる。
イミングチャートを示す。ヘッド走査方向上のある位置
において、コモン側制御信号ＣＯＭ８〜ＣＯＭ１が順次
オンされる。そのオンにより１つのブロックが選択され
て通電可能な状態になるので、選択されたブロック内に
おいて記録による画像に応じてセグメント側制御信号Ｓ
ＥＧ８〜ＳＥＧ１をそれぞれオンまたはオフすることに
より、発熱抵抗体に選択的に通電が成され、発熱に応じ
てインクが吐出されてドット記録が行なわれる。
【００３０】図１３は、本発明が実施もしくは適用され
たインクジェット記録方式を用いたプリンタユニット図
２の内部構成を説明するための斜視図である。図１にお
いて、５００１はインクタンクであり、５０１２はそれ
に結合された記録ヘッドである。５００１のインクタン
クと５０１２の記録ヘッドで一体型の交換可能なカート
リッジを形成するものである。５０１４は、そのカート
リッジをプリンター本体に取り付けるためのキャリッジ
であり、５００３はそのキャリッジを副走査方向に走査
するためのガイドである。
たインクジェット記録方式を用いたプリンタユニット図
２の内部構成を説明するための斜視図である。図１にお
いて、５００１はインクタンクであり、５０１２はそれ
に結合された記録ヘッドである。５００１のインクタン
クと５０１２の記録ヘッドで一体型の交換可能なカート
リッジを形成するものである。５０１４は、そのカート
リッジをプリンター本体に取り付けるためのキャリッジ
であり、５００３はそのキャリッジを副走査方向に走査
するためのガイドである。
【００３１】５０００は、記録紙３を主走査方向に走査
させるためのプラテンローラである。５０１４は、プラ
テンローラを回転させるための紙送りモータである。な
お、キャリッジ５０１４には、記録ヘッド５０１２に対
して駆動のための信号パルス電流やヘッド温調用電流を
流すためのフレキシブルケーブル（図示せず）が、プリ
ンターをコントロールするための電気回路を具備したプ
リント板（図示せず）に接続されている。
させるためのプラテンローラである。５０１４は、プラ
テンローラを回転させるための紙送りモータである。な
お、キャリッジ５０１４には、記録ヘッド５０１２に対
して駆動のための信号パルス電流やヘッド温調用電流を
流すためのフレキシブルケーブル（図示せず）が、プリ
ンターをコントロールするための電気回路を具備したプ
リント板（図示せず）に接続されている。
【００３２】さらに、上記構成のプリンタユニット２を
詳細に説明する。駆動モータ５０１３の正逆回転に連動
して駆動力伝達ギア５０１１、５００９を介して回転す
るリードスクリュー５００５の螺旋溝５００４に対して
係合するキャリッジ５０１４はピン（不図示）を有し、
矢印ａ，ｂ方向に往復移動される。５００２は紙押え板
であり、キャリッジ移動方向にわたって紙をプラテン５
０００に対して押圧する。５００７、５００８はフォト
カプラでキャリッジ５０１４のレバー５００６のこの域
での存在を確認してモータ５０１３の回転方向切換等を
行うためのホームポジション検知手段である。５０１６
は記録ヘッドの前面をキャップするキャップ部材５０２
２を支持する部材で、５０１５はこのキャップ内を吸引
する吸引手段であり、キャップ内開口５０２３を介して
記録ヘッド５０１２の吸引回復を行う。
詳細に説明する。駆動モータ５０１３の正逆回転に連動
して駆動力伝達ギア５０１１、５００９を介して回転す
るリードスクリュー５００５の螺旋溝５００４に対して
係合するキャリッジ５０１４はピン（不図示）を有し、
矢印ａ，ｂ方向に往復移動される。５００２は紙押え板
であり、キャリッジ移動方向にわたって紙をプラテン５
０００に対して押圧する。５００７、５００８はフォト
カプラでキャリッジ５０１４のレバー５００６のこの域
での存在を確認してモータ５０１３の回転方向切換等を
行うためのホームポジション検知手段である。５０１６
は記録ヘッドの前面をキャップするキャップ部材５０２
２を支持する部材で、５０１５はこのキャップ内を吸引
する吸引手段であり、キャップ内開口５０２３を介して
記録ヘッド５０１２の吸引回復を行う。
【００３３】５０１７は、クリーニングブレードで、５
０１９はこのブレード５０１７を前後方向に移動可能に
する部材であり、本体支持板５０１８にこれらは支持さ
れている。ブレードは、この形態でなく周知のクリーニ
ングブレードが本例に適用できることはいうまでもな
い。また、５０２１は、吸引回復の吸引を開始するため
のレバーで、キャリッジ５０１４と係合するカム５０２
０の移動に伴って移動し、駆動モータからの駆動力がク
ラッチ切換等の公知の伝達手段で移動制御される。
０１９はこのブレード５０１７を前後方向に移動可能に
する部材であり、本体支持板５０１８にこれらは支持さ
れている。ブレードは、この形態でなく周知のクリーニ
ングブレードが本例に適用できることはいうまでもな
い。また、５０２１は、吸引回復の吸引を開始するため
のレバーで、キャリッジ５０１４と係合するカム５０２
０の移動に伴って移動し、駆動モータからの駆動力がク
ラッチ切換等の公知の伝達手段で移動制御される。
【００３４】すなわち、駆動モータ５０１３をキャリッ
ジ５０１４のホームポジションから逆回転することによ
り、動力伝達ギア５０１１を５０１０に切り替え（不図
示）、駆動モータ５０１３からの駆動力がカム５０２０
を介してレバー５０２１に伝わり、記録ヘッド５０１２
のキャッピングおよびクリーニング、吸引回復が行なえ
るように構成されている。
ジ５０１４のホームポジションから逆回転することによ
り、動力伝達ギア５０１１を５０１０に切り替え（不図
示）、駆動モータ５０１３からの駆動力がカム５０２０
を介してレバー５０２１に伝わり、記録ヘッド５０１２
のキャッピングおよびクリーニング、吸引回復が行なえ
るように構成されている。
【００３５】図１４は図２のホスト側のＲＡＭ上のメモ
リーマップの詳細な配置を示す。ＲＡＭは標準領域とし
てアドレス００００ｈ〜Ａ００００ｈ、拡張領域として
１０００００ｈ〜ＦＥ００００ｈとがあり、それぞれ６
４０ＫＢ、１５ＭＢの大きさをもつ領域となる。ＲＡＭ
はこれらの領域に配置されるようにメモリマッピングさ
れる。
リーマップの詳細な配置を示す。ＲＡＭは標準領域とし
てアドレス００００ｈ〜Ａ００００ｈ、拡張領域として
１０００００ｈ〜ＦＥ００００ｈとがあり、それぞれ６
４０ＫＢ、１５ＭＢの大きさをもつ領域となる。ＲＡＭ
はこれらの領域に配置されるようにメモリマッピングさ
れる。
【００３６】ＲＡＭの標準領域の先頭部分０００００ｈ
〜０００４００ｈには、割り込み用のベクタを保存する
エリアがあり、この中に割り込みに対する各処理のエン
トリーアドレスが保存される。
〜０００４００ｈには、割り込み用のベクタを保存する
エリアがあり、この中に割り込みに対する各処理のエン
トリーアドレスが保存される。
【００３７】図１３のビデオＲＡＭ領域、及びビデオＢ
ＩＯＳ ＲＯＭ領域は、図２のＬＣＤＣの中に配置さ
れ、ビデオＢＩＯＳ ＲＯＭ領域内にはビデオ制御のた
めのプログラムが保持され、ビデオＲＡＭ領域には、ビ
デオ表示データが保持される。
ＩＯＳ ＲＯＭ領域は、図２のＬＣＤＣの中に配置さ
れ、ビデオＢＩＯＳ ＲＯＭ領域内にはビデオ制御のた
めのプログラムが保持され、ビデオＲＡＭ領域には、ビ
デオ表示データが保持される。
【００３８】Ｃ８０００ｈ〜Ｅ００００ｈまでの領域
は、拡張ＲＯＭ領域となり、拡張ポート等により使用さ
れるＲＯＭ領域となる。
は、拡張ＲＯＭ領域となり、拡張ポート等により使用さ
れるＲＯＭ領域となる。
【００３９】Ｆ００００ｈ〜１００００ｈまでの領域
は、ＲＯＭ ＢＩＯＳに配置され、各種Ｉ／Ｏの処理を
行うＢＩＯＳプログラムを保持している。
は、ＲＯＭ ＢＩＯＳに配置され、各種Ｉ／Ｏの処理を
行うＢＩＯＳプログラムを保持している。
【００４０】図１５に各Ｉ／Ｏのアドレスマップを示
す。各々のハードウェアに設定されたアドレスポートへ
のデータのリード、ライトにより各々のハードウェアと
のデータのやりとりが行われる。一例としてキーボード
について説明すると、キーボードコントローラーとのデ
ータのやりとりは６０ｈ〜６４ｈのアドレスに配置され
たポートを介して行い、このうちのデータ受取りポート
を読み出すことにより、キーボードからのデータを受け
ることができる。
す。各々のハードウェアに設定されたアドレスポートへ
のデータのリード、ライトにより各々のハードウェアと
のデータのやりとりが行われる。一例としてキーボード
について説明すると、キーボードコントローラーとのデ
ータのやりとりは６０ｈ〜６４ｈのアドレスに配置され
たポートを介して行い、このうちのデータ受取りポート
を読み出すことにより、キーボードからのデータを受け
ることができる。
【００４１】他のアドレスについても、同様に扱うこと
が出きる。
が出きる。
【００４２】ここで、パラレルセントロニクス１〜３で
示されるのがインターフェイス領域を示していて、プリ
ンタのインターフェイス領域と共通のＩ／Ｏ空間になっ
ている。
示されるのがインターフェイス領域を示していて、プリ
ンタのインターフェイス領域と共通のＩ／Ｏ空間になっ
ている。
【００４３】図１６、１７は、図１４の割り込みベクタ
の内容を詳細に示した図で、Ｏｈ〜Ｆｈまでがハードウ
ェア割り込み、１０ｈ以降をソフトウェアに割り込みに
割り当てている。
の内容を詳細に示した図で、Ｏｈ〜Ｆｈまでがハードウ
ェア割り込み、１０ｈ以降をソフトウェアに割り込みに
割り当てている。
【００４４】各割り込みに対して各エントリーに登録さ
れたアドレスのプログラムが実行される。各エントリー
には、ＲＯＭ ＢＩＯＳのプログラム、あるいはＲＡＭ
内にあるプログラムへのアドレスがセットされ、ハード
ウェア割り込み時、及びソフトウェア割り込み時に各処
理が実行され、それぞれの処理が行われる。
れたアドレスのプログラムが実行される。各エントリー
には、ＲＯＭ ＢＩＯＳのプログラム、あるいはＲＡＭ
内にあるプログラムへのアドレスがセットされ、ハード
ウェア割り込み時、及びソフトウェア割り込み時に各処
理が実行され、それぞれの処理が行われる。
【００４５】以下、本体側電源投入後の各処理について
説明する。
説明する。
【００４６】図１８に電源投入時のフローチャートで、
まずステップＳ１に進む。キーボードによるソフトリセ
ット処理も電源投入時と同様に、ステップＳ１へ入って
来る。ステップＳ１でＰＯＳＴ処理が行なわれ、ＰＯＳ
Ｔ処理はｐｏｗｅｒ ｏｎｓｅｌｆ−ｔｅｓｔで、各ハ
ードウェアのテスト及び初期化を実行する。次にステッ
プＳ２へ進みシステムプログラム起動のための、ブート
プログラムのロードが行なわれる。ブートプログラムは
ＦＤ（フロピィディスク）あるいはＨＤ（ハードディス
ク）などに保存され、例えば、トラック０、セクタ０に
配置される。トラック０、セクタ０をメモリ内に読み込
むことでブートプログラムのロードが行なわれる。ステ
ップＳ１からステップＳ２まではＲＯＭ ＢＩＯＳ内に
存在する。次にステップＳ３へ進み、ロードされたブー
トプログラムが実行される。ブートプログラムは、Ｆ
Ｄ、あるいはＨＤからＯＳプログラムをロードするため
のプログラムをロードするプログラムで、次にステップ
Ｓ４へ進み、ＯＳロードプログラムをロードする。次に
ステップＳ４へ進み、ＯＳロードプログラムを実行す
る。ＯＳロードプログラムは、ＯＳをメモリ内にロード
するためのプログラムで、まずステップＳ１５でＩ／Ｏ
ドライバをロードする。Ｉ／Ｏドライバというのは、Ｉ
／Ｏを制御するためのプログラムで、Ｉ／Ｏドライバに
よりＯＳは、各種Ｉ／Ｏとのデータのやりとりを行な
う。次にステップＳ７へ進み、Ｉ／Ｏのテストと初期化
を行なう。次にステップＳ１７へ進みＯＳをメモリへロ
ードする。ここまでのステップでＯＳが実行される準備
がととのい次にステップＳ９へ進んで、ＯＳが実行に移
される。ＯＳは、キーボードからの入力を処理し、各種
メッセージを表示器に表示し、操作者とのやりとりを行
なう。ＯＳは操作者の各種コマンドの入力に従って各種
コマンド処理の実行を行なう。
まずステップＳ１に進む。キーボードによるソフトリセ
ット処理も電源投入時と同様に、ステップＳ１へ入って
来る。ステップＳ１でＰＯＳＴ処理が行なわれ、ＰＯＳ
Ｔ処理はｐｏｗｅｒ ｏｎｓｅｌｆ−ｔｅｓｔで、各ハ
ードウェアのテスト及び初期化を実行する。次にステッ
プＳ２へ進みシステムプログラム起動のための、ブート
プログラムのロードが行なわれる。ブートプログラムは
ＦＤ（フロピィディスク）あるいはＨＤ（ハードディス
ク）などに保存され、例えば、トラック０、セクタ０に
配置される。トラック０、セクタ０をメモリ内に読み込
むことでブートプログラムのロードが行なわれる。ステ
ップＳ１からステップＳ２まではＲＯＭ ＢＩＯＳ内に
存在する。次にステップＳ３へ進み、ロードされたブー
トプログラムが実行される。ブートプログラムは、Ｆ
Ｄ、あるいはＨＤからＯＳプログラムをロードするため
のプログラムをロードするプログラムで、次にステップ
Ｓ４へ進み、ＯＳロードプログラムをロードする。次に
ステップＳ４へ進み、ＯＳロードプログラムを実行す
る。ＯＳロードプログラムは、ＯＳをメモリ内にロード
するためのプログラムで、まずステップＳ１５でＩ／Ｏ
ドライバをロードする。Ｉ／Ｏドライバというのは、Ｉ
／Ｏを制御するためのプログラムで、Ｉ／Ｏドライバに
よりＯＳは、各種Ｉ／Ｏとのデータのやりとりを行な
う。次にステップＳ７へ進み、Ｉ／Ｏのテストと初期化
を行なう。次にステップＳ１７へ進みＯＳをメモリへロ
ードする。ここまでのステップでＯＳが実行される準備
がととのい次にステップＳ９へ進んで、ＯＳが実行に移
される。ＯＳは、キーボードからの入力を処理し、各種
メッセージを表示器に表示し、操作者とのやりとりを行
なう。ＯＳは操作者の各種コマンドの入力に従って各種
コマンド処理の実行を行なう。
【００４７】図１９は、図１８のＳ１のＰＯＳＴを詳細
に説明するフローチャートで、図２のＦＰＵ（数値演算
プロセッサ）のテストを行なう（ステップＳ１０）。次
にＲＯＭのテストを行なう（ステップＳ１１）。次に電
源、バッテリィのチェックを行なう（ステップＳ１
２）。次にＬＣＤ、ＬＣＤアダプタのテストと初期化を
行なうＬＣＤアダプタには、ＲＡＭ、ＲＯＭを含みそれ
らのチェックも行なう（ステップＳ１３）。次に割り込
みコントローラのテストと初期化を行なう（ステップＳ
１４）。次にタイマのテストを行なう（ステップＳ１
５）。次にＤＭＡコントローラのテストを行なう（ステ
ップＳ１６）。次にキーボード、キーボードコントロー
ラのテストを行なう（ステップＳ１７）。次にシリアル
パラレルポートのテスト、初期化を行なう（ステップＳ
１８）。次にソフトリセットかどうかをチェックする
（ステップＳ１９）。ソフトリセットならば、ステップ
Ｓ２０のＲＡＭのテストと初期化処理をスキップしステ
ップＳ２１へ進む。ソフトリセットでない場合ステップ
Ｓ２０へ進みＲＡＭのテストと初期化を行なう。次にＦ
Ｄ（フロッピーディスク）のテストを行なう（ステップ
Ｓ２１）。次にＨＤ（ハードディスク）のテストを行な
う（ステップＳ２２）。次にリアルタイムクロックのテ
ストを行なう（ステップＳ２３）。次にプリンタのテス
トを行なう（ステップＳ２４）。プリンタのテストは各
種プリンタポートのチェックとプリンタ接続のチェック
を行なう。次にＬＥＤのテストを行なう（ステップＳ２
５）。次に戻りとなる。以上の処理により図１８のＳ１
で示すＰＯＳＴ処理が行なわれ、各装置にエラー等があ
った場合、それらを知らしめる。
に説明するフローチャートで、図２のＦＰＵ（数値演算
プロセッサ）のテストを行なう（ステップＳ１０）。次
にＲＯＭのテストを行なう（ステップＳ１１）。次に電
源、バッテリィのチェックを行なう（ステップＳ１
２）。次にＬＣＤ、ＬＣＤアダプタのテストと初期化を
行なうＬＣＤアダプタには、ＲＡＭ、ＲＯＭを含みそれ
らのチェックも行なう（ステップＳ１３）。次に割り込
みコントローラのテストと初期化を行なう（ステップＳ
１４）。次にタイマのテストを行なう（ステップＳ１
５）。次にＤＭＡコントローラのテストを行なう（ステ
ップＳ１６）。次にキーボード、キーボードコントロー
ラのテストを行なう（ステップＳ１７）。次にシリアル
パラレルポートのテスト、初期化を行なう（ステップＳ
１８）。次にソフトリセットかどうかをチェックする
（ステップＳ１９）。ソフトリセットならば、ステップ
Ｓ２０のＲＡＭのテストと初期化処理をスキップしステ
ップＳ２１へ進む。ソフトリセットでない場合ステップ
Ｓ２０へ進みＲＡＭのテストと初期化を行なう。次にＦ
Ｄ（フロッピーディスク）のテストを行なう（ステップ
Ｓ２１）。次にＨＤ（ハードディスク）のテストを行な
う（ステップＳ２２）。次にリアルタイムクロックのテ
ストを行なう（ステップＳ２３）。次にプリンタのテス
トを行なう（ステップＳ２４）。プリンタのテストは各
種プリンタポートのチェックとプリンタ接続のチェック
を行なう。次にＬＥＤのテストを行なう（ステップＳ２
５）。次に戻りとなる。以上の処理により図１８のＳ１
で示すＰＯＳＴ処理が行なわれ、各装置にエラー等があ
った場合、それらを知らしめる。
【００４８】図３３はキャッピングの詳細フローであ
る。これは、図４のＣＰＵ＃２による制御である。駆動
モータ５０１３をキャリッジ５０１４のホームポジショ
ンから逆方向に回転させることによって動力伝達ギアを
切り替え、カム５０２０を介してレバー５０２１を移動
させる。レバー５０２１をキャッピング位置に移動させ
るためにキャッピングフローとして以下の３つの制御
（Ｓ３０１〜Ｓ３０３）が必要となる。まずキャリッジ
５０１４がホームポジションにあると駆動モータ５０１
３を逆方向に３４ステップ回転させ、駆動伝達ギア５０
１０、５０１１を切り替える（Ｓ３０１）。次にさらに
逆方向に１１ステップ回転し、キャップ部材５０２２を
記録ヘッド５０１２から一度遠ざけ（Ｓ３０２）、さら
に逆方向に４５ステップ回転してキャップ部材５０２２
を記録ヘッド５０１２の表面に押しあてて、キャッピン
グを完了する（Ｓ３０３）。
る。これは、図４のＣＰＵ＃２による制御である。駆動
モータ５０１３をキャリッジ５０１４のホームポジショ
ンから逆方向に回転させることによって動力伝達ギアを
切り替え、カム５０２０を介してレバー５０２１を移動
させる。レバー５０２１をキャッピング位置に移動させ
るためにキャッピングフローとして以下の３つの制御
（Ｓ３０１〜Ｓ３０３）が必要となる。まずキャリッジ
５０１４がホームポジションにあると駆動モータ５０１
３を逆方向に３４ステップ回転させ、駆動伝達ギア５０
１０、５０１１を切り替える（Ｓ３０１）。次にさらに
逆方向に１１ステップ回転し、キャップ部材５０２２を
記録ヘッド５０１２から一度遠ざけ（Ｓ３０２）、さら
に逆方向に４５ステップ回転してキャップ部材５０２２
を記録ヘッド５０１２の表面に押しあてて、キャッピン
グを完了する（Ｓ３０３）。
【００４９】図２０は、プリンタ側のソフト制御フロー
の概要図である。
の概要図である。
【００５０】Ｓ５１にて初期化処理を行い、ホストから
Ｐｒｉｎｔｅｒ−ｏｆｆ設定がされていればＳ５６へ移
りＥＮＤとなり、ホストからＰｒｉｎｔｅｒ−ｏｆｆ設
定がされていなければＳ５２へ進む。Ｓ５２の省電力制
御処理においても同様に、ホストからＰｒｉｎｔｅｒ−
ｏｆｆ設定がされていればＳ５６へ移りＥＮＤとなり、
ホストからＰｒｉｎｔｅｒ−ｏｆｆ設定がされていなけ
れば、Ｓ５３、Ｓ５４、Ｓ５５の３つの並列処理へ移
る。Ｓ５３は、ラインバッファに有るキャラクタコード
データを実際の１ラインのドットデータに展開するドッ
テデータ展開処理、Ｓ５４は、次ラインのドットデータ
が揃いその行の印字起動コマンドが実行されるか逐次実
行コマンドが実行された場合の一連の印字処理で、Ｓ５
５はＩＮＰＵＴバッフに取り込まれたコマンド及びデー
タを解釈しラインバッファを作成するコマンド取り込み
解析処理である。Ｓ５３、Ｓ５４、Ｓ５５の各処理が終
了した時点で再びＳ５２の省電力制御処理に戻る。
Ｐｒｉｎｔｅｒ−ｏｆｆ設定がされていればＳ５６へ移
りＥＮＤとなり、ホストからＰｒｉｎｔｅｒ−ｏｆｆ設
定がされていなければＳ５２へ進む。Ｓ５２の省電力制
御処理においても同様に、ホストからＰｒｉｎｔｅｒ−
ｏｆｆ設定がされていればＳ５６へ移りＥＮＤとなり、
ホストからＰｒｉｎｔｅｒ−ｏｆｆ設定がされていなけ
れば、Ｓ５３、Ｓ５４、Ｓ５５の３つの並列処理へ移
る。Ｓ５３は、ラインバッファに有るキャラクタコード
データを実際の１ラインのドットデータに展開するドッ
テデータ展開処理、Ｓ５４は、次ラインのドットデータ
が揃いその行の印字起動コマンドが実行されるか逐次実
行コマンドが実行された場合の一連の印字処理で、Ｓ５
５はＩＮＰＵＴバッフに取り込まれたコマンド及びデー
タを解釈しラインバッファを作成するコマンド取り込み
解析処理である。Ｓ５３、Ｓ５４、Ｓ５５の各処理が終
了した時点で再びＳ５２の省電力制御処理に戻る。
【００５１】図２１は図２０の初期化処理の詳細フロー
である。
である。
【００５２】Ｓ６１で割り込みＭＡＳＫ処理を行いＳ６
２へ進む。Ｓ６２ではＲＯＭ−Ｐ及びＲＡＭ−Ｐ、ＴＩ
ＭＥＲ−Ｐなどのディバイスチェックを行いＳ６３へ進
む。Ｓ６３では上述のレジスタ（ＰＩＦ／ＩＯ、ＰＦＭ
／ＩＯ、ＰＰＭ／ＩＯ）等を所望の設定とするディバイ
スＩＯレジスタ初期化を行いＳ６５へ進む。Ｓ６５では
プリンタがキャプポジションに有るか否かによって、キ
ャプポジションに有る場合にはＳ７０へ進み、否の場合
には、Ｓ６６で機械的なプリンタの位置だしを行うプリ
ンタ初期化処理と引き続いてインクが出るまでヘッドの
回復吸引を繰り返した後キャプする回復処理を行いＳ７
０へ進む。Ｓ７０ではＰＲＩＮＴＥＲ−ｏｆｆが有りや
無しやによって、ＰＲＩＮＴＥＲ−ｏｆｆが有りの場合
には、Ｓ７１及びＳ７２及びＳ７３と引き続く一連の処
理となり、後述のｓｌｅｅｐ Ｍｏｄｅへ移行する際の
ＣＰＵ−Ｐの手順で、ＰＰＭ／ＩＯをＳｌｅｅｐ Ｍｏ
ｄｅに設定しＣＰＵ−ＰをＨａｌｔにする処理である。
また、ＰＲＩＮＴＥＲ−ｏｆｆが無しの場合には、ｍａ
ｉｎへ戻る。
２へ進む。Ｓ６２ではＲＯＭ−Ｐ及びＲＡＭ−Ｐ、ＴＩ
ＭＥＲ−Ｐなどのディバイスチェックを行いＳ６３へ進
む。Ｓ６３では上述のレジスタ（ＰＩＦ／ＩＯ、ＰＦＭ
／ＩＯ、ＰＰＭ／ＩＯ）等を所望の設定とするディバイ
スＩＯレジスタ初期化を行いＳ６５へ進む。Ｓ６５では
プリンタがキャプポジションに有るか否かによって、キ
ャプポジションに有る場合にはＳ７０へ進み、否の場合
には、Ｓ６６で機械的なプリンタの位置だしを行うプリ
ンタ初期化処理と引き続いてインクが出るまでヘッドの
回復吸引を繰り返した後キャプする回復処理を行いＳ７
０へ進む。Ｓ７０ではＰＲＩＮＴＥＲ−ｏｆｆが有りや
無しやによって、ＰＲＩＮＴＥＲ−ｏｆｆが有りの場合
には、Ｓ７１及びＳ７２及びＳ７３と引き続く一連の処
理となり、後述のｓｌｅｅｐ Ｍｏｄｅへ移行する際の
ＣＰＵ−Ｐの手順で、ＰＰＭ／ＩＯをＳｌｅｅｐ Ｍｏ
ｄｅに設定しＣＰＵ−ＰをＨａｌｔにする処理である。
また、ＰＲＩＮＴＥＲ−ｏｆｆが無しの場合には、ｍａ
ｉｎへ戻る。
【００５３】図２２は図６の複合制御ＵＮＩＴのうちＩ
Ｆ取り込み制御部による制御を表わす詳細フローであ
る。尚、この制御は図６のパラレルＩＦアダプタが行っ
ても良い。Ｓ１１０では、パラレルＩＦアダプタからの
データ転送が有りか無きかによって、有りの場合にはＳ
１１１へ進み、無しの場合にはＳ１１０へ進む。Ｓ１１
１では図８及び図１２にて掲載されているＩＢ領域で、
現在のＩＢ ＰＯＩＮＴを基準にして（ＩＢ ＰＯＩＮ
Ｔ＋１）のアドレスに入力データを格納し、ＩＢＰＯＩ
ＮＴの値を１加算する処理を実行し、Ｓ１２０へ進む。
Ｓ１２０では、ＩＢ ＰＯＩＮＴとＩＢ ＥＮＤとを比
較して一致するか否かにより、一致する場合にはＳ１２
１へ進む。この判定は入力バッファ（図１２の受信バッ
ファ）がＦＵＬＬか否かを判定しているが、所定量以下
の空領域となったか否かの判定を行っても良い。不一致
の場合にはＳ１３６で、図７のＰＩＯ／ＩＯレジスタ中
のＩＦ ｓｔａｔｕｓレジスタのＢＵＳＹに、仮の短い
ＢＵＳＹを発生するダミーＢＵＳＹを発生してＳ１１０
へ戻る。Ｓ１２１では、図６に示すＩＦ取り込み制御部
のＩＯレジスタである、図８のＰＩＦ／ＩＯレジスタ中
のＩＢ ｓｔａｔｕｓレジスタにＩＮＰＵＴ ＢＵＦＦ
ＥＲ ＦＵＬＬを発生し、Ｓ１３０へ進む。
Ｆ取り込み制御部による制御を表わす詳細フローであ
る。尚、この制御は図６のパラレルＩＦアダプタが行っ
ても良い。Ｓ１１０では、パラレルＩＦアダプタからの
データ転送が有りか無きかによって、有りの場合にはＳ
１１１へ進み、無しの場合にはＳ１１０へ進む。Ｓ１１
１では図８及び図１２にて掲載されているＩＢ領域で、
現在のＩＢ ＰＯＩＮＴを基準にして（ＩＢ ＰＯＩＮ
Ｔ＋１）のアドレスに入力データを格納し、ＩＢＰＯＩ
ＮＴの値を１加算する処理を実行し、Ｓ１２０へ進む。
Ｓ１２０では、ＩＢ ＰＯＩＮＴとＩＢ ＥＮＤとを比
較して一致するか否かにより、一致する場合にはＳ１２
１へ進む。この判定は入力バッファ（図１２の受信バッ
ファ）がＦＵＬＬか否かを判定しているが、所定量以下
の空領域となったか否かの判定を行っても良い。不一致
の場合にはＳ１３６で、図７のＰＩＯ／ＩＯレジスタ中
のＩＦ ｓｔａｔｕｓレジスタのＢＵＳＹに、仮の短い
ＢＵＳＹを発生するダミーＢＵＳＹを発生してＳ１１０
へ戻る。Ｓ１２１では、図６に示すＩＦ取り込み制御部
のＩＯレジスタである、図８のＰＩＦ／ＩＯレジスタ中
のＩＢ ｓｔａｔｕｓレジスタにＩＮＰＵＴ ＢＵＦＦ
ＥＲ ＦＵＬＬを発生し、Ｓ１３０へ進む。
【００５４】Ｓ１３０では、ＩＢ ＥＮＤからＩＢ Ｐ
ＯＩＮＴまでの実際の空き容量が図８のＰＩＦ／ＩＯレ
ジスタ中のＩＢ再開開始容量と一致するか否かによっ
て、一致する場合にはＳ１３５へ進み、一致しない場合
は、Ｓ１３１へ進む。Ｓ１３１では、図６に示すパラレ
ルＩＦアダプタのホスト側からのＩＯレジスタである、
図７のＰＩＯ／ＩＯレジスタ中のＩＦ ｓｔａｔｕｓレ
ジスタでＢＵＳＹを発生させて、Ｓ１３０へ戻る。Ｓ１
３５では、前述の図８のＰＩＦ／ＩＯレジスタ中のＩＢ
ｓｔａｔｕｓレジスタでＩＮＰＵＴ ＢＵＦＦＥＲ
ＦＵＬＬを解除し、かつ図７のＰＩＯ／ＩＯレジスタ中
のＩＦ ｓｔａｔｕｓレジスタでＢＵＳＹを解除し、Ｓ
１１０へ戻る。
ＯＩＮＴまでの実際の空き容量が図８のＰＩＦ／ＩＯレ
ジスタ中のＩＢ再開開始容量と一致するか否かによっ
て、一致する場合にはＳ１３５へ進み、一致しない場合
は、Ｓ１３１へ進む。Ｓ１３１では、図６に示すパラレ
ルＩＦアダプタのホスト側からのＩＯレジスタである、
図７のＰＩＯ／ＩＯレジスタ中のＩＦ ｓｔａｔｕｓレ
ジスタでＢＵＳＹを発生させて、Ｓ１３０へ戻る。Ｓ１
３５では、前述の図８のＰＩＦ／ＩＯレジスタ中のＩＢ
ｓｔａｔｕｓレジスタでＩＮＰＵＴ ＢＵＦＦＥＲ
ＦＵＬＬを解除し、かつ図７のＰＩＯ／ＩＯレジスタ中
のＩＦ ｓｔａｔｕｓレジスタでＢＵＳＹを解除し、Ｓ
１１０へ戻る。
【００５５】即ち、Ｓ１１０〜Ｓ１１１〜Ｓ１２０〜Ｓ
１３６〜１１０の処理では、ＩＢＰＯＩＮＴとＩＢ Ｅ
ＮＤと一致するまで、つまりＩＮＰＵＴ ＢＵＦＦＥＲ
が一杯に成るまではデータ取り込み毎に、仮の短いＢＵ
ＳＹを発生する。そして、次にＳ１２０〜Ｓ１２１〜Ｓ
１３０〜Ｓ１３１〜１３０の処理では、ＩＢ ＰＯＩＮ
ＴとＩＢ ＥＮＤと一致する時、つまりＩＮＰＵＴ Ｂ
ＵＦＦＥＲが一杯に成る時から、実際のＩＮＰＵＴ Ｂ
ＵＦＦＥＲの空き領域が再開開始容量と一致するまでの
間、ホスト側から見えるＢＵＳＹを連続して発生させて
おく制御である。最後に、Ｓ１３０〜Ｓ１３５〜Ｓ１１
０の処理では、実際のＩＮＰＵＴ ＢＵＦＦＥＲの空き
領域が再開開始容量と一致した時、ホスト側から見える
ＢＵＳＹを解除してデータ転送可とする制御である。
１３６〜１１０の処理では、ＩＢＰＯＩＮＴとＩＢ Ｅ
ＮＤと一致するまで、つまりＩＮＰＵＴ ＢＵＦＦＥＲ
が一杯に成るまではデータ取り込み毎に、仮の短いＢＵ
ＳＹを発生する。そして、次にＳ１２０〜Ｓ１２１〜Ｓ
１３０〜Ｓ１３１〜１３０の処理では、ＩＢ ＰＯＩＮ
ＴとＩＢ ＥＮＤと一致する時、つまりＩＮＰＵＴ Ｂ
ＵＦＦＥＲが一杯に成る時から、実際のＩＮＰＵＴ Ｂ
ＵＦＦＥＲの空き領域が再開開始容量と一致するまでの
間、ホスト側から見えるＢＵＳＹを連続して発生させて
おく制御である。最後に、Ｓ１３０〜Ｓ１３５〜Ｓ１１
０の処理では、実際のＩＮＰＵＴ ＢＵＦＦＥＲの空き
領域が再開開始容量と一致した時、ホスト側から見える
ＢＵＳＹを解除してデータ転送可とする制御である。
【００５６】尚、図２０におけるプリンタ側ソフト制御
でのＳ５５のコマンド取り込み解析処理においては、Ｉ
ＮＰＵＴ ＢＵＦＦＵＲ領域からのデータ取り込みの際
には、ＩＢ ＰＯＩＮＴの値を、−１とするので、上記
Ｓ１３０〜Ｓ１３１〜Ｓ１３０のループ中にＩＢ ＰＯ
ＩＮＴの値はプリンタ側処理の取り込み毎に小さくな
る。
でのＳ５５のコマンド取り込み解析処理においては、Ｉ
ＮＰＵＴ ＢＵＦＦＵＲ領域からのデータ取り込みの際
には、ＩＢ ＰＯＩＮＴの値を、−１とするので、上記
Ｓ１３０〜Ｓ１３１〜Ｓ１３０のループ中にＩＢ ＰＯ
ＩＮＴの値はプリンタ側処理の取り込み毎に小さくな
る。
【００５７】図２３は図２０の省電力制御処理の詳細フ
ローである。
ローである。
【００５８】Ｓ８０で割り込みＭＡＳＫ処理を行いＳ８
１へ進む。Ｓ８１では、プリンタ駆動制御中か否かに従
って、プリンタ駆動制御中の場合にはＳ１０３にて割り
込みＭＡＳＫを解除した後Ｍａｉｎへ戻り、プリンタ駆
動制御中でない場合にはＳ８２へ進む。Ｓ８２では、１
ラインドットデータ展開処理が完了しているか否かによ
って、１ラインドットデータ展開処理が完了している場
合には、Ｓ８３で現在プリンタが動作中で有るか無しか
によって、現在プリンタが動作中で有る場合には上述の
Ｓ１０３へ進み、現在プリンタが動作中でない場合に
は、Ｓ８４にてプリンタ駆動用電源ＶｐをＯＮとして同
様にＳ１０３へ進む。元に戻って、１ラインドットデー
タ展開処理が完了していない場合には、Ｓ８５へ進む。
Ｓ８５でＶｐをｏｆｆした後、Ｓ８６へ進み、ドットデ
ータ展開処理が完了している否かによって、ドットデー
タ展開処理が完了している場合には、Ｓ８８に進み、ド
ットデータ展開処理が完了していない場合には、Ｓ８７
に進み、Ｓ８７ではＰｒｉｎｔｅｒ−ｏｆｆが有りや無
しやによって、ＰＲＩＮＴＥＲ−ｏｆｆが有りの場合に
は、図２１のＳ７１へ進み、Ｓ７１、Ｓ７２のＥＮＤ処
理を行い、ＰＲＩＮＴＥＲ−ｏｆｆが無しの場合には同
様にＳ１０３へ進む。Ｓ８８ではＩＮＰＵＴバッファに
データが有るか無いかによって、ＩＮＰＵＴバッファに
データが無い場合には前述のＳ８７へ進み、ＩＮＰＵＴ
バッファにデータが有る場合には、Ｓ９０にてＴＩＭＥ
Ｒ−Ｐの設定モードを解除し、続くＳ９１、Ｓ９２、Ｓ
９３はハードウエアによる外部割り込みで再び起き上が
る事を予定して行われる手順で、ｓｌｅｅｐを設定した
後ハード割り込みを解除しＨａｌｔ設定する。Ｓ９３の
状態でハード割り込みが有るとＳ１００、Ｓ１０１、Ｓ
１０２に対応しＨａｌｔ解除し、Ｓｌｅｅｐ解除とハー
ド割り込みに対応したコマンド書き込み等のＲｅａｄｙ
Ｍｏｄｅ再開処理が行われＳ１０３へ進む。
１へ進む。Ｓ８１では、プリンタ駆動制御中か否かに従
って、プリンタ駆動制御中の場合にはＳ１０３にて割り
込みＭＡＳＫを解除した後Ｍａｉｎへ戻り、プリンタ駆
動制御中でない場合にはＳ８２へ進む。Ｓ８２では、１
ラインドットデータ展開処理が完了しているか否かによ
って、１ラインドットデータ展開処理が完了している場
合には、Ｓ８３で現在プリンタが動作中で有るか無しか
によって、現在プリンタが動作中で有る場合には上述の
Ｓ１０３へ進み、現在プリンタが動作中でない場合に
は、Ｓ８４にてプリンタ駆動用電源ＶｐをＯＮとして同
様にＳ１０３へ進む。元に戻って、１ラインドットデー
タ展開処理が完了していない場合には、Ｓ８５へ進む。
Ｓ８５でＶｐをｏｆｆした後、Ｓ８６へ進み、ドットデ
ータ展開処理が完了している否かによって、ドットデー
タ展開処理が完了している場合には、Ｓ８８に進み、ド
ットデータ展開処理が完了していない場合には、Ｓ８７
に進み、Ｓ８７ではＰｒｉｎｔｅｒ−ｏｆｆが有りや無
しやによって、ＰＲＩＮＴＥＲ−ｏｆｆが有りの場合に
は、図２１のＳ７１へ進み、Ｓ７１、Ｓ７２のＥＮＤ処
理を行い、ＰＲＩＮＴＥＲ−ｏｆｆが無しの場合には同
様にＳ１０３へ進む。Ｓ８８ではＩＮＰＵＴバッファに
データが有るか無いかによって、ＩＮＰＵＴバッファに
データが無い場合には前述のＳ８７へ進み、ＩＮＰＵＴ
バッファにデータが有る場合には、Ｓ９０にてＴＩＭＥ
Ｒ−Ｐの設定モードを解除し、続くＳ９１、Ｓ９２、Ｓ
９３はハードウエアによる外部割り込みで再び起き上が
る事を予定して行われる手順で、ｓｌｅｅｐを設定した
後ハード割り込みを解除しＨａｌｔ設定する。Ｓ９３の
状態でハード割り込みが有るとＳ１００、Ｓ１０１、Ｓ
１０２に対応しＨａｌｔ解除し、Ｓｌｅｅｐ解除とハー
ド割り込みに対応したコマンド書き込み等のＲｅａｄｙ
Ｍｏｄｅ再開処理が行われＳ１０３へ進む。
【００５９】図２４は、プリンタＰＭ部が条件により状
態を変遷する図である。
態を変遷する図である。
【００６０】ＲＥＳＥＴ後は、プリンタＰＭ部はＡに示
す状態で有るが、ＰＭＭ／ＩＯのｓｌｅｅｐが設定され
るとＢに示す状態に変わる。状態Ａに於ける変化はｃｐ
ｕ−Ｐのｓｌｅｅｐ設定によるＡ→Ｂ変化以外にない。
次に、状態Ｂに於ける変化は紙挿入、操作ＳＷ、データ
入力等の発生により状態Ａに変化する場合と、ホストか
らのＰｒｉｎｔｅｒ−ｏｆｆ信号により状態Ｃに変化す
る場合の２通りがある。
す状態で有るが、ＰＭＭ／ＩＯのｓｌｅｅｐが設定され
るとＢに示す状態に変わる。状態Ａに於ける変化はｃｐ
ｕ−Ｐのｓｌｅｅｐ設定によるＡ→Ｂ変化以外にない。
次に、状態Ｂに於ける変化は紙挿入、操作ＳＷ、データ
入力等の発生により状態Ａに変化する場合と、ホストか
らのＰｒｉｎｔｅｒ−ｏｆｆ信号により状態Ｃに変化す
る場合の２通りがある。
【００６１】図２５は、プリンタシステム全体の変遷図
である。
である。
【００６２】状態としては、全てのｃｌｏｃｋ及び電源
供給が無いＳＴＯＰ ＭＯＤＥと、全ての電源及びＣＬ
ＯＣＫがノーマルであり印字可能なＡｃｔｉｖｅＭｏｄ
ｅと、Ａｃｔｉｖｅ Ｍｏｄｅに比べてプリンタ駆動電
源供給の無いＲｅａｄｙＭｏｄｅと、ＣＰＵ−Ｐとコン
トローラ及びＲＡＭ−ＰだけにＶｃｃ電源供給がなされ
ておりＣＰＵ−Ｐ及びＲＡＭ−Ｐは基本的には停止して
いてメモリー及びレジスタの内容を保持するだけの状態
なＳｌｅｅｐ Ｍｏｄｅと、の４つの状態から成る。
供給が無いＳＴＯＰ ＭＯＤＥと、全ての電源及びＣＬ
ＯＣＫがノーマルであり印字可能なＡｃｔｉｖｅＭｏｄ
ｅと、Ａｃｔｉｖｅ Ｍｏｄｅに比べてプリンタ駆動電
源供給の無いＲｅａｄｙＭｏｄｅと、ＣＰＵ−Ｐとコン
トローラ及びＲＡＭ−ＰだけにＶｃｃ電源供給がなされ
ておりＣＰＵ−Ｐ及びＲＡＭ−Ｐは基本的には停止して
いてメモリー及びレジスタの内容を保持するだけの状態
なＳｌｅｅｐ Ｍｏｄｅと、の４つの状態から成る。
【００６３】以下に各モードの変化系とＣＰＵ−Ｐの制
御及びコントローラの変化系と関連づけて説明する。
御及びコントローラの変化系と関連づけて説明する。
【００６４】ＲＥＳＥＴ時にＲＥＡＤＹ Ｍｏｄｅとな
るがこれは図２４に於けるＲＥＳＥＴ→Ａの変化系を用
いて実現されている。
るがこれは図２４に於けるＲＥＳＥＴ→Ａの変化系を用
いて実現されている。
【００６５】次にＲＥＡＤＹ Ｍｏｄｅについては、Ｒ
ＥＡＤＹ Ｍｏｄｅからの変化系の第一は、ＲＥＡＤＹ
Ｍｏｄｅ→Ａｃｔｉｖｅ Ｍｏｄｅで前述図２３のＳ
８４により、ＣＰＵ−Ｐが制御する。ＲＥＡＤＹ Ｍｏ
ｄｅからの変化系の第二は、図２３のＳ８１〜Ｓ９３に
至る一連のＣＰＵ−Ｐの処理で印字が終了した状態で処
理できるデータが無いとＳｌｅｅｐをコントローラに設
定しＨａｌｔとなるが、このＳｌｅｅｐ設定によって、
コントローラでは図２４のＡ→Ｂ変化が発生してＲＥＡ
ＤＹ Ｍｏｄｅ→Ｓｌｅｅｐ Ｍｏｄｅへと変化する。
ＥＡＤＹ Ｍｏｄｅからの変化系の第一は、ＲＥＡＤＹ
Ｍｏｄｅ→Ａｃｔｉｖｅ Ｍｏｄｅで前述図２３のＳ
８４により、ＣＰＵ−Ｐが制御する。ＲＥＡＤＹ Ｍｏ
ｄｅからの変化系の第二は、図２３のＳ８１〜Ｓ９３に
至る一連のＣＰＵ−Ｐの処理で印字が終了した状態で処
理できるデータが無いとＳｌｅｅｐをコントローラに設
定しＨａｌｔとなるが、このＳｌｅｅｐ設定によって、
コントローラでは図２４のＡ→Ｂ変化が発生してＲＥＡ
ＤＹ Ｍｏｄｅ→Ｓｌｅｅｐ Ｍｏｄｅへと変化する。
【００６６】ＡＣＴＩＶＥ Ｍｏｄｅについては、Ａｃ
ｔｉｖｅ Ｍｏｄｅからの変化系は１モードのみで、Ａ
ｃｔｉｖｅ Ｍｏｄｅ→ＲＥＡＤＹ Ｍｏｄｅは前述図
２４のＳ８５により、ＣＰＵ−Ｐが制御する。
ｔｉｖｅ Ｍｏｄｅからの変化系は１モードのみで、Ａ
ｃｔｉｖｅ Ｍｏｄｅ→ＲＥＡＤＹ Ｍｏｄｅは前述図
２４のＳ８５により、ＣＰＵ−Ｐが制御する。
【００６７】Ｓｌｅｅｐ Ｍｏｄｅにおいては、Ｓｌｅ
ｅｐ Ｍｏｄｅからの変化系の第一は、Ｓｌｅｅｐ Ｍ
ｏｄｅ→ＲＥＡＤＹ Ｍｏｄｅで紙挿入、操作ＳＷ、デ
ータ入力等の発生により図２４のＢ→Ａへの変化が起る
と共にＣＰＵ−Ｐに対してハード割り込みを発生して、
ＣＰＵ−Ｐ側では図２３のＳ１００〜Ｓ１０３により復
帰する。Ｓｌｅｅｐ Ｍｏｄｅからの変化系の第二は、
Ｐｒｉｎｔｅｒ−ｏｆｆ信号での条件によるＳｌｅｅｐ
Ｍｏｄｅ→Ｓｔｏｐ Ｍｏｄｅで、コントローラに於
ける図２４のＢ→Ｃの変化であり、ｃｐｕ−Ｐの制御は
介在しない。
ｅｐ Ｍｏｄｅからの変化系の第一は、Ｓｌｅｅｐ Ｍ
ｏｄｅ→ＲＥＡＤＹ Ｍｏｄｅで紙挿入、操作ＳＷ、デ
ータ入力等の発生により図２４のＢ→Ａへの変化が起る
と共にＣＰＵ−Ｐに対してハード割り込みを発生して、
ＣＰＵ−Ｐ側では図２３のＳ１００〜Ｓ１０３により復
帰する。Ｓｌｅｅｐ Ｍｏｄｅからの変化系の第二は、
Ｐｒｉｎｔｅｒ−ｏｆｆ信号での条件によるＳｌｅｅｐ
Ｍｏｄｅ→Ｓｔｏｐ Ｍｏｄｅで、コントローラに於
ける図２４のＢ→Ｃの変化であり、ｃｐｕ−Ｐの制御は
介在しない。
【００６８】次に、ＢＵＳＹ状態の発生と転送の高速性
の関係について説明する。
の関係について説明する。
【００６９】通常のパソコンのパラレルＩＦはＢＵＳＹ
及びＡＣＫを用いてデータ転送のハンドシェイクを行っ
ているが、実際にはＢＩＯＳがホスト側のパラレルＩＦ
アダプタのＩＯレジスタとの間で処理を行っている。こ
れを本発明では図２２で説明したＢＵＳＹ制御状態即
ち、ＩＮＰＵＴ ＢＵＦＦＥＲがＦＵＬＬになるまでは
転送レートを著しく低下させるハンドシェイクによるＢ
ＵＳＹ信号は発生させず、ＩＮＰＵＴ ＢＵＦＦＥＲが
ＦＵＬＬに成って始めてハンドシェイクによるＢＵＳＹ
信号を発生させるようにした。従って、ホストのプリン
タ処理としてアプリケーション→プリンタドライバ→Ｏ
Ｓ→ＢＩＯＳ→パラレルＩＦアダプタのＩＯレジスタと
言う連係で処理を行う場合には、本来のパラレルＩＦに
適合したＢＩＯＳ制御がＢＩＯＳの処理速度に依存した
形で実現可能であり、次に、ホストのプリンタ処理とし
てアプリケーション→プリンタドライバ→パラレルＩＦ
アダプタのＩＯレジスタ連係あるいは、アプリケーショ
ン→ＭＳ−ＷＩＮＤＯＷＳ→プリンタドライバ→パラレ
ルＩＦアダプタのＩＯレジスタ連係で処理を行う場合に
は、専用のプリンタドライバを用いることによってＢＩ
ＯＳのオーバーヘッドが無くなり本来プリンタが持って
いる転送速度を享受できる。
及びＡＣＫを用いてデータ転送のハンドシェイクを行っ
ているが、実際にはＢＩＯＳがホスト側のパラレルＩＦ
アダプタのＩＯレジスタとの間で処理を行っている。こ
れを本発明では図２２で説明したＢＵＳＹ制御状態即
ち、ＩＮＰＵＴ ＢＵＦＦＥＲがＦＵＬＬになるまでは
転送レートを著しく低下させるハンドシェイクによるＢ
ＵＳＹ信号は発生させず、ＩＮＰＵＴ ＢＵＦＦＥＲが
ＦＵＬＬに成って始めてハンドシェイクによるＢＵＳＹ
信号を発生させるようにした。従って、ホストのプリン
タ処理としてアプリケーション→プリンタドライバ→Ｏ
Ｓ→ＢＩＯＳ→パラレルＩＦアダプタのＩＯレジスタと
言う連係で処理を行う場合には、本来のパラレルＩＦに
適合したＢＩＯＳ制御がＢＩＯＳの処理速度に依存した
形で実現可能であり、次に、ホストのプリンタ処理とし
てアプリケーション→プリンタドライバ→パラレルＩＦ
アダプタのＩＯレジスタ連係あるいは、アプリケーショ
ン→ＭＳ−ＷＩＮＤＯＷＳ→プリンタドライバ→パラレ
ルＩＦアダプタのＩＯレジスタ連係で処理を行う場合に
は、専用のプリンタドライバを用いることによってＢＩ
ＯＳのオーバーヘッドが無くなり本来プリンタが持って
いる転送速度を享受できる。
【００７０】尚、本発明は、特にインクジェット方式の
記録方式での実施例についてのみ説明したが、プリンタ
の種類や記録方式を選ばないことは自明である。
記録方式での実施例についてのみ説明したが、プリンタ
の種類や記録方式を選ばないことは自明である。
【００７１】加えて、本発明は、パソコンとプリンタが
一体構造になった実施例についてのみ説明を加えたが、
パソコンとプリンタが同一の電池駆動源である分離型の
構成も同様に実現できる。
一体構造になった実施例についてのみ説明を加えたが、
パソコンとプリンタが同一の電池駆動源である分離型の
構成も同様に実現できる。
【００７２】またさらに加えて、プリンタが単独の電池
駆動源を有する場合においては、Ｈｏｓｔ部から与えら
れるＰｒｉｎｔｅｒ−ｏｆｆ信号によるＲＥＡＤＹ Ｍ
ＯＤＥ→ＳＴＯＰ ＭＯＤＥが存在しなくなるので、こ
のモードを除いた形式で実現可能であるのは言うまでも
ない。
駆動源を有する場合においては、Ｈｏｓｔ部から与えら
れるＰｒｉｎｔｅｒ−ｏｆｆ信号によるＲＥＡＤＹ Ｍ
ＯＤＥ→ＳＴＯＰ ＭＯＤＥが存在しなくなるので、こ
のモードを除いた形式で実現可能であるのは言うまでも
ない。
【００７３】さらに、ホストをパソコンを主体として説
明を加えたが、プリンタ部が独立して制御できる構造で
あれば、日本語ＷＰやシステム手帳等の外部への通信手
段をもっているかあるいは、Ｂｕｓを介してのコミュニ
ケーションがとれるものであれば装置を選ばない。
明を加えたが、プリンタ部が独立して制御できる構造で
あれば、日本語ＷＰやシステム手帳等の外部への通信手
段をもっているかあるいは、Ｂｕｓを介してのコミュニ
ケーションがとれるものであれば装置を選ばない。
【００７４】
【発明の効果】以上の説明から明らかなように、ホスト
とプリンタ間のＩＦで、特にホスト側のパラレルＩＦの
ＩＯレジスタにおいて、ＩＮＰＯＵＴ ＢＵＦＦＥＲが
ＦＵＬＬになるまでは転送レートを著しく低下させるハ
ンドシェイクによるＢＵＳＹ信号は発生させず、ＩＮＰ
ＵＴ ＢＵＦＦＥＲがＦＵＬＬになって始めて本来のＢ
ＵＳＹを発生させるＢＵＳＹ制御したので、標準のＢＩ
ＯＳに於ける転送は元より、直接パラレルＩＦのＩＯレ
ジスタにアクセスする専用プリンタドライバにおいて
は、高速転送が可能となる。又、ＢＵＳＹが一度解除さ
れた後は、ハンドシェイクを用いずに一度にある一定量
のデータを転送できるという効果もある。
とプリンタ間のＩＦで、特にホスト側のパラレルＩＦの
ＩＯレジスタにおいて、ＩＮＰＯＵＴ ＢＵＦＦＥＲが
ＦＵＬＬになるまでは転送レートを著しく低下させるハ
ンドシェイクによるＢＵＳＹ信号は発生させず、ＩＮＰ
ＵＴ ＢＵＦＦＥＲがＦＵＬＬになって始めて本来のＢ
ＵＳＹを発生させるＢＵＳＹ制御したので、標準のＢＩ
ＯＳに於ける転送は元より、直接パラレルＩＦのＩＯレ
ジスタにアクセスする専用プリンタドライバにおいて
は、高速転送が可能となる。又、ＢＵＳＹが一度解除さ
れた後は、ハンドシェイクを用いずに一度にある一定量
のデータを転送できるという効果もある。
【００７５】以上詳述したように、本発明により、Ｉ／
Ｏレジスタとバスでつながった情報処理部と印字部間の
パラレルインタフェースを介してデータ転送を行い、前
記印字部側における転送データ格納領域が、所定量以上
の空がある場合に、前記Ｉ／Ｏレジスタにハンドシェイ
クの為の仮のビジーデータを転送するデータ転送方法を
提供することが可能となった。
Ｏレジスタとバスでつながった情報処理部と印字部間の
パラレルインタフェースを介してデータ転送を行い、前
記印字部側における転送データ格納領域が、所定量以上
の空がある場合に、前記Ｉ／Ｏレジスタにハンドシェイ
クの為の仮のビジーデータを転送するデータ転送方法を
提供することが可能となった。
【００７６】以上詳述したように、本発明により、Ｉ／
Ｏレジスタとバスで結続された情報処理部と印字部間の
パラレルＩＦを介して汎用のＢＩＯＳ制御を用いてハン
ドシェイクでデータ転送を行う場合であって、前記印字
部における転送データ格納領域が、所定量以上の空があ
る場合に、前記Ｉ／Ｏレジスタにハンドシェイクビジー
データを転送しないようにするデータ転送方法を提供す
ることが可能となった。
Ｏレジスタとバスで結続された情報処理部と印字部間の
パラレルＩＦを介して汎用のＢＩＯＳ制御を用いてハン
ドシェイクでデータ転送を行う場合であって、前記印字
部における転送データ格納領域が、所定量以上の空があ
る場合に、前記Ｉ／Ｏレジスタにハンドシェイクビジー
データを転送しないようにするデータ転送方法を提供す
ることが可能となった。
【図１】本発明を実施したパソコンを示す斜視図。
【図２】ホスト−Ｐｒｉｎｔｅｒ間概略ブロック図。
【図３】プリンタＩＦ部のブロック図。
【図４】記録ヘッド及びヘッドドライバーの電気的構成
図。
図。
【図５】ヘッド駆動のタイミングチャート図。
【図６】複合制御ＵＮＩＴの内部ブロック図。
【図７】ＰＩＯ／ＩＯレジスタ構成図。
【図８】ＰＩＦ／ＩＯレジスタ構成図。
【図９】ＰＦＭ／ＩＯレジスタ構成図。
【図１０】ＰＢＪ／ＩＯレジスタ構成図。
【図１１】ＰＰＭ／ＩＯレジスタ構成図。
【図１２】プリンタＲＡＭ−ＰのＰＢ及びＩＢのアドレ
ス領域図。
ス領域図。
【図１３】プリンタ内部ユニットの斜視図。
【図１４】ホストのメモリー空間アドレスマップ。
【図１５】ホストのＩＯ空間アドレスマップ。
【図１６】割り込みベクターの内容を示した図。
【図１７】割り込みベクターの内容を示した図。
【図１８】電源投入時のフローチャートを示す図。
【図１９】ＰＯＳＴのフローチャートを示す図。
【図２０】プリンタのＣＰＵ−Ｐの大まかな制御フロ
ー。
ー。
【図２１】プリンタのＣＰＵ−Ｐの初期化処理制御フロ
ー。
ー。
【図２２】ＩＦ取り込み制御部の処理制御フロー。
【図２３】プリンタのＣＰＵ−Ｐの省電力制御処理制御
フロー。
フロー。
【図２４】プリンタＰＭコントローラの変化図。
【図２５】プリンタシステムとしての状態変化図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 内藤 久嗣 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 (72)発明者 高橋 勉 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 (72)発明者 西山 政希 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 (72)発明者 立山 二郎 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内
Claims (4)
- 【請求項１】 Ｉ／Ｏレジスタとバスでつながった情報
処理部と印字部間のパラレルインタフェースを介してデ
ータ転送を行い、前記印字部側における転送データ格納
領域が、所定量以上の空がある場合に、前記Ｉ／Ｏレジ
スタにハンドシェイクの為の仮のビジーデータを転送す
ることを特徴とするデータ転送方法。 - 【請求項２】 前記Ｉ／Ｏレジスタを有する情報処理部
は、汎用のＢＩＯＳの元で作動し、前述のＢＩＯＳは汎
用ＯＳの元で作動し、前述のＯＳはＯＳに対応した汎用
のアプリケーションの元で作動することを特徴とする請
求項１記載のデータ転送方法。 - 【請求項３】 Ｉ／Ｏレジスタとバスで結続された情報
処理部と印字部間のパラレルＩＦを介して汎用のＢＩＯ
Ｓ制御を用いてハンドシェイクでデータ転送を行う場合
であって、前記印字部における転送データ格納領域が所
定量以上の空がある場合に前記Ｉ／Ｏレジスタにハンド
シェイクビジーデータを転送しない様にすることを特徴
とするデータ転送方法。 - 【請求項４】 主制御部である情報処理部と印字部とを
備え、前述の情報処理部と印字部間は印字データ及びコ
マンド転送用のパラレルＩＦ手段をもち、前述の印字部
には転送されたデータを一時的に格納する入力データ一
時格納手段と、入力データ一時格納手段へのデータの格
納領域が少を検出する残量警告手段と、パラレルＩＦ手
段の転送可否情報であるＢＵＳＹ情報受渡手段とを有
し、また、前述の情報処理部にはＢＵＳＹ情報無き場合
に短い時間のＢＵＳＹ情報を発生する仮ＢＵＳＹ発生手
段を有し、前記入力データ一時格納手段利用の際、残量
警告手段による残量警告無き場合には情報処理部へのＢ
ＵＳＹ情報を発生しないことを特徴とするデータ転送方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3190371A JPH0561821A (ja) | 1991-07-30 | 1991-07-30 | データ転送方法 |
| DE69230089T DE69230089D1 (de) | 1991-07-30 | 1992-07-29 | Rechner-Drucker-Datenübertragungsverfahren |
| EP92306924A EP0526183B1 (en) | 1991-07-30 | 1992-07-29 | Computer-printer data transfer method |
| US08/357,290 US5787308A (en) | 1991-07-30 | 1994-12-13 | Printing apparatus and method in which virtual busy signal is generated when printer buffer has larger vacant area than a predetermined value |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3190371A JPH0561821A (ja) | 1991-07-30 | 1991-07-30 | データ転送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561821A true JPH0561821A (ja) | 1993-03-12 |
Family
ID=16257067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3190371A Pending JPH0561821A (ja) | 1991-07-30 | 1991-07-30 | データ転送方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5787308A (ja) |
| EP (1) | EP0526183B1 (ja) |
| JP (1) | JPH0561821A (ja) |
| DE (1) | DE69230089D1 (ja) |
Families Citing this family (9)
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|---|---|---|---|---|
| US6804760B2 (en) * | 1994-12-23 | 2004-10-12 | Micron Technology, Inc. | Method for determining a type of memory present in a system |
| US5526320A (en) | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
| US6525971B2 (en) | 1995-06-30 | 2003-02-25 | Micron Technology, Inc. | Distributed write data drivers for burst access memories |
| JPH11143718A (ja) * | 1997-11-05 | 1999-05-28 | Nec Corp | Ｂｉｏｓ格納並びに制御方法 |
| US6311237B1 (en) | 1998-01-05 | 2001-10-30 | Canon Kabushiki Kaisha | System including single host buffer for transmit and receive data and reception buffer in interface device having stand-by area for use by host buffer when abnormal state is detected |
| AUPQ772300A0 (en) | 2000-05-24 | 2000-06-15 | Canon Kabushiki Kaisha | Highly pipelined printing system architecture |
| JP2002074350A (ja) * | 2000-08-29 | 2002-03-15 | Canon Inc | 画像処理システム及びその制御方法、及び画像処理装置 |
| JP5106230B2 (ja) * | 2008-04-25 | 2012-12-26 | キヤノン株式会社 | 通信システム及び方法、端末局及びプログラム |
| JP2018093433A (ja) | 2016-12-06 | 2018-06-14 | キヤノン株式会社 | 通信システム、画像形成装置とその制御方法、及びプログラム |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4048625A (en) * | 1976-05-05 | 1977-09-13 | General Electric Company | Buffered print control system using fifo memory |
| US4285038A (en) * | 1976-10-15 | 1981-08-18 | Tokyo Shibaura Electric Co., Ltd. | Information transfer control system |
| US4381553A (en) * | 1981-01-22 | 1983-04-26 | Mohawk Data Science Corp. | Programmable printer controller with multiline buffering and overstrike feature |
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| US4829421A (en) * | 1984-11-05 | 1989-05-09 | S. C. Yuter, J.S.D. | Data transfer regulating system for recording data at a varying recording |
| CA1257400A (en) * | 1985-05-21 | 1989-07-11 | Akihiro Sera | Input/output control system |
| US4878123A (en) * | 1986-05-23 | 1989-10-31 | Canon Kabushiki Kaisha | Image processing apparatus having image memory |
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| US5003463A (en) * | 1988-06-30 | 1991-03-26 | Wang Laboratories, Inc. | Interface controller with first and second buffer storage area for receiving and transmitting data between I/O bus and high speed system bus |
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-
1991
- 1991-07-30 JP JP3190371A patent/JPH0561821A/ja active Pending
-
1992
- 1992-07-29 DE DE69230089T patent/DE69230089D1/de not_active Expired - Lifetime
- 1992-07-29 EP EP92306924A patent/EP0526183B1/en not_active Expired - Lifetime
-
1994
- 1994-12-13 US US08/357,290 patent/US5787308A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0526183B1 (en) | 1999-10-06 |
| EP0526183A3 (en) | 1993-08-18 |
| DE69230089D1 (de) | 1999-11-11 |
| EP0526183A2 (en) | 1993-02-03 |
| US5787308A (en) | 1998-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030506 |