JPH056207B2 - - Google Patents

Description

【発明の詳細な説明】 〓産業上の利用分野〓 本発明はタイマ／カウンタ回路に係わり、特に
ワイチツプマイクロコンピユータ等に内蔵される
タイマ／ウンタ回路に関する。 〓従来の技術〓 一般的にタイマ／カウンタ回路は内部または外
部で発生したクロツク信号に応答してカウンタ内
のカウント値をインクリメントし、順次インクリ
メントされるカウント値をタイマ・レジスタに予
め記憶させてある値と比較する。タイマ／カウン
タ回路はこれらの２つの値が一致すると割り込み
信号を発生してこれを外部に供給すると共に、カ
ウンタ内のカウント値をクリアし、再びOOHか
らカウント動作を再開する。また、上記タイマ／
カウンタ回路は予め指定されているトリガ入力の
発生したタイミングでカウンタ内のカウント値を
タイマ・レジスタに取り込みこれを保持するキヤ
プチヤ動作もおこなうことができる。したがつ
て、上記クロツク信号として一定周期の信号を用
いると、カウント値とタイマ・レジスタの記憶内
容とが一致した時発生する割り込み信号は、タイ
マ・レジスタの記憶内容に基づき定まる時間間隔
毎に発生するので、タイマ・レジスタに所望の時
間間隔に対応する値を記憶させることにより本回
路をタイマとして機能させることができる。ま
た、タイマ／カウンタ回路に外部信号をクロツク
信号として供給すると、カウンタのカウント値は
外部信号のパルス数を表すことになり、タイマ／
カウンタ回路を外部の事象を計数するイベントカ
ウンタとして機能させることもできる。さらに、
タイマ／カウンタ回路をタイマとして機能させつ
つ外部信号をトリガ入力させてそのときのカウン
ト値をタイマ・レジスタに取り込むキヤプチヤ動
作をさせると、そのカウント値に基づき外部信号
の発生間隔を測定することができ、該外部信号を
出力する外部機器の動作速度や位置を知ることも
できる。このように、タイマ／カウンタ回路は、
クロツク信号を適宜選択し、また、比較動作やキ
ヤプチヤ動作を制御することにより様々な機能を
実現することができ、しかもマイクロコンピユー
タのプログラム処理と並列にリアルタイムで実行
できるので、ワンチツプマイクロコンピユータに
おいては重要な周辺回路として位置づけられてい
る。 例えば、マイクロコンピユータを使用したプリ
ンタ機器では、ヘツドの移動に用いられるステツ
プモータのコイルに供給される磁界の位相を段階
的に変化させるためのインターバルタイマ、また
印字ヘツドの位置を判断するための位置カウン
タ、さらに、印字時の印字ソレノイドへの通電時
間の制御に用いるワンシヨツトタイマなどに使用
されている。このように、近年、マイクロコンピ
ユータに多数のタイマ／カウンタを内蔵させる要
求が高まつている。 次に、従来のタイマ／カウンタの動作を第２図
を参照しつつ説明する。まず、タイマ・レジス
タ・モード制御部１７にデータを設定してタイ
マ・レジスタ１５の動作を指定し、タイマ・レジ
スタ１５にカウント値を設定する。例えば、タイ
マ・レジスタ１５の動作をコンベア動作に指定し
た場合を考える。カウンタ制御部１６にデータを
設定してカウンタ１３をスタートさせる。カウン
タ１３はクロツク信号が入力されるごとにカウン
タ１３の内容をインクリメンタ１１を経由してラ
ツチ回路１２にラツチさせた後、再びカウンタ１
３に書き込む。コンパレータ１４はカウンタ１３
の内容とタイマ・レジスタ１５の内容とを常に比
較し、一致を検出すると、割り込み信号を発生す
ることによりコンペア動作を行う。一致検出によ
りカウンタ１３の内容はクリアされ、再びOOH
からカウントアツプを開始する。したがつて、タ
イマ／カウンタはタイマ・レジスタ１５に設定さ
れたカウント値によつて決定されるカウント時間
を周期として繰り返し一致信号を発生するインタ
ーバルタイマとして動作する。次に、タイマ／レ
ジスタ１５にキヤプチヤ動作をさせる場合を説明
する。タイマ・レジスタ・モド制御部１７で指定
したトリガ入力が発生すると、タイマ・レジスタ
１５はカウンタ１３のカウント値を取り込み保持
するキヤプチヤ動作を行い、キヤプチヤしたタイ
ミングで割り込み信号を発生する。 以上述べたように、タイマ／カウンタのユニツ
トにはカウンタやタイマ・レジスタの動作及び入
力信号を指定する制御部や計数値を記憶しておく
カウンタ、カウンタの内容を取り込みインクリメ
ントするインクリメンタ、インクリメンとされた
カウント値をラツチするるラツチ回路、タイマ／
カウンタに割り込み信号を発生させるタイミング
情報を記憶し、また、カウンタのカウント値を取
り込み保持するタイマ・レジスタ、カウンタのカ
ウント値とタイマ・レジスタの内容とを比較する
コンパレータなど種々の回路を必要としており、
これらの回路はランダムロジツク回路で構成され
ていた。 〓発明が解決しようとする問題点〓 上述した従来のタイマ・カウンタはカウンタ、
インクリメンタ、タイマ・レジスタ、コンパレー
タ等をランダムロジツクで構成されており、ラン
ダムロジツク回路は構成トランジスタ数が多いう
え、各トランジスタも大型なので、集積回路化す
るとチツプ上でかなりの面積を占め、ワンチツプ
上に複数個のタイマ／カウンタを形成しようとす
るとハードウエア量が増加し、チツプ面積も大き
くなり、製品価格が上昇するという問題点があつ
た。また、ランダムロジツク回路は回路機能が限
られているので、カウンタの数やタイマ・レジス
タの個数を変えた場合には全ての回路を作り直
し、集積回路ではマスクパターンも作り直す必要
があるという問題点もあつた。 本発明は上記問題点に鑑み、構成素子数の少な
い、融通性に富んだタイマ／カウンタを提供する
ことを目的にしている。 〓問題点を解決するための手段、作用及び効果〓 本発明に係わるタイマ／カウンタ回路は複数動
作の内から選択さた動作に関する情報を記憶し該
選択された動作に関する情報に基づき動作制御信
号を発生させる動作制御部と、各々がデータ情報
を記憶可能な複数のカウンタおよび複数のタイ
マ・レジスタと該カウンタ及タイマ・レジスタへ
のデータ情報の書き込み及び読み出しを上記動作
制御信号に応答して制御するバツフア回路とを有
し上記カウンタおよびタイマ・レジスタを複数の
記憶素子の配列体により実現したレジスタ・ブロ
ツクと、上記動作制御信号に応答して上記複数の
カウンタのいずれかから読み出されたデータ情報
をインクリメントするインクリメンタと、該イン
クリメンタによりインクリメントされたデータ情
報を一時的に保持し動作制御信号に応答してイン
クリメントされたデータ情報を上記いずれかのカ
ウンタに転送可能なラツチ回路と、インクリメン
トされたデータ情報と上記タイマ・レジスタに記
憶されているデータ情報との一致を検出したとき
該検出結果を保持し所定の信号を出力する一致フ
ラグと、該フラグから出力される所定の信号に基
づき上記動作制御信号に応答して上記カウンタに
記憶されているデータ情報をクリアするクリア制
御部とを備えたことを特徴としている。したがつ
て、本発明に係わるタイマ／カウンタ回路では複
数のカウンタ及びタイマ・レジスタを記憶素子の
配列体で構成した結果、その形成により消費され
るチツプ面積が減少し、チツプサイズの減少、さ
らには製造原価の低下を図ることがきる。しか
も、カウンタとタイマ・レジスタとが同一の記憶
素子で構成されているので、カウンタ数とタイ
マ・レジスタの数とを容易に変更することがで
き、タイマ／カウンタ回路の融通性を向上させる
ことができる。 〓実施例〓 以下、本発明の実施令を図面を参照しつつ説明
する。 第１図は本発明の一実施例を示すブロツク図で
ある。この第１実施例のタイマ／カウンタはプロ
グラム処理を行う中央処理装置（以下、CPUと
いう）７にデータバス８を介して接続されてお
り、タイマ／カウンタの動作を指定するモードレ
ジスタを含み、タイマ／カウンタの動作及びタイ
ミングを制御する動作制御部５と、カウンタの値
をインクリメントするインクリメンタ１と、その
結果を保持するラツチ回路２と、カウンタ及びタ
イマ・レジスタが記憶セルの配列により実現され
るレジスタブロツク３と、タイマ・レジスタでの
一致検出を保持する一致フラグ６と、その値に基
づきカウンタをクリアするクリア制御部４とで構
成されている。 本実施例のレジスタ・ブロツク３は記憶素子へ
のリード、ライト動作を行うバツフア回路３０
と、４個のカウンタ用の記憶セル３１Ａ至乃３１
Ｄと、タイマ・レジスタ用の記憶セル３２Ａ至乃
３２Ｄとを有している。ここで、カウンタおよび
タイマ・レジスタは内容によりアドレス可能な記
憶素子（Content Addressable Memory、以下、
CAMという）またはランダムアクセスメモリセ
ル（以下、RAMという）で構成されている。な
お、第１図では各カウンタに対応する部分を添字
Ａ，Ｂ，Ｃ，Ｄを付して表してある。各カウンタ
及びタイマ・レジスタの機能と動作は同一である
ので、以下の説明ではカウンタＡとタイマ・レジ
スタＡとに着目して説明を続ける。 まず、タイマ／カウンタ回路を動作させるのに
は、CPU７が実行するプログラム処理により、
データバス８を介してカウント数及び制御情報を
レジスタ・ブロツク３のタイマ・レジスタ３２Ａ
と動作制御部５とに転送してそれぞれ設定する。
動作制御部５は設定された動作指定情報を基に動
作制御信号を発生し、カウンタの動作及び入力ク
ロツク信号の選択を行う。 次に、第１図に示されている実施例におけるコ
ンペア動作を第３図のタイム・チヤートを参照し
つつ説明する。第３図のタイム・チヤートでは、
動作制御部５のモード・レジスタをコンペア動作
を行うように設定し、その比較値ｎをタイマ・レ
ジスタ３２Ａに設定して、カウンタ３１Ａをスタ
ートさせた場合の動作を示しており、特に、比較
により一致が検出されるカウントサイクルでの各
部の信号が示されている。複数のカウンタのカウ
ント動作は、基準クロツク信号を基にインクリメ
ンタ１や内部バス等を時分割に使用することで実
現され、その基本動作タイミングは１つのカウン
タの１回のカウントアツプ動作を２基準クロツク
時間（以下、これをウントステージという）で行
い、４本のカウンタの一連のカウント動作と
CPU７のアクセスとに５カウントステージ（10
基準クロツク時間）を割り当てている。つまり１
カウントサイクルを５つのカウントステージ（Ａ
至乃Ｄ及びCPU）に分割し、これらの内ステー
ジＡ至乃Ｄを４本のカウンタに配分して各々個々
のカウンタに割り付けられたカウントステージで
アクテイブになる信号（以下の記載中および第３
図中、CSTとする）を発生させ、１回のカウン
トアツプを行う。CST信号が高レベルの期間、
レジスタアドレスは各々のカウントステジに対応
したタイマ・レジスタＡ至乃Ｄのアドレスを指
す。基準クロツク信号を分周して各カウントステ
ージの前半を示すタイミング信号Ｔ１と後半を示
すタイミング信号Ｔ２とを発生させており、Ｔ１
期間の基準クロツクが高レベルのとき、レジスタ
ブロツク３内部のデータラインをプリチヤージし
（図中、レジスタデータではこのレベルをＰで表
現している）、基準クロツクが低レベルのタイミ
ングでカウンタ３１Ａの内容を読みだし、インク
リメンタ１を経由してラツチ回路２にラツチす
る。このとき、動作制御部５で予め指定したカウ
ントクロツク信号がアクテイブであればインクリ
メンタ１に転送されたウンタ３１Ａの内容はイン
クリメントされたのちにラツチされる。Ｔ２の期
間ではラツチ回路２の内容が内部バスに出力さ
れ、インクリメントされたカウント値をカウンタ
３１Ａに書き戻すと共に、タイマ・レジスタ３２
Ａに記憶されている内容を問い合わせてタイマ・
レジスタ３２Ａからの応答を判定する。ここで書
き戻すカウント値とタイマ・レジスタ３２Ａとの
一致を検出した場合には、一致検出信号１３０Ａ
を発生する。一致検出信号１３０Ａは一致フラグ
６に記憶され、その出力が割り込み信号１３１Ａ
としてCPU７に伝達されると共に、クリア制御
部４にも伝達され、クリア信号１４０が生成され
る。クリア信号１４０は次のカウントサイクルの
対応するカウントステージで発生され、ラツチ回
路２の内容をクリアし、クリアされたラツチ回路
２の内容がカウンタ３１Ａに書き戻されることに
よりカウンタ３１Ａのクリア動作が行われる。 ここで、CPU７がタイマ・レジスタに対して
アクセスする場合には、CPUのアクセスに割り
当てられたカウントステージCSTCPUにおいて
Ｔ１期間の基準クロツクが高レベルのタイミング
でバスをプリチージすると共に、データバス８を
経由して送られたレジスタ指定の情報をレジスタ
ブロツク３のアドレスとして伝え、基準クロツク
の低レベルのタイミングでレジスタブロツク３の
内容を読みだしてデータバス８に出力する。デー
タ書き込み時には、基準クロツクが低レベルにな
るタイミングでレジスタブロツク３にデータバス
８からデータを書き込み、その内容を記憶させ
る。第１図の実施例では、カウンタ値の判別に内
容に寄つてアドレス可能な記憶素子（CAMセル）
を使用しており、その１ビツト（CAMセル）分
のトランジスタの接続を第４図に示し、以下に説
明する。 このCAMセルは10個のトランジスタＴ１，Ｔ
２，……Ｔ１０で構成されており、１ビツトの情
報を記憶することができる。真値と否定値との入
出力線Ｄ，Ｄバー、およびセル選択信号線Ｓ、デ
ータ判別出力線Ｃを有している。電源VDDとグ
ランドとの間に直列に接続されたトランジスタＴ
１，Ｔ２，Ｔ３，Ｔ４は入力データに基づき反転
可能なフリツプフロツプ回路を構成しており、こ
のフリツプフロツプ回路の反反転状態により１ビ
ツトの情報を記憶する。かかる構成のセルから記
憶されている情報を読み出す場合にはセル選択信
号をセル選択信号線Ｓに供給してトランジスタＴ
５，Ｔ６を導通状態にしてフリツプフロツプ回路
に記憶されているデータをデータ入出力線Ｄ，Ｄ
バーに読み出す。これに対して、セルに情報を書
き込む場合にはデータ入出力線Ｄ，Ｄバーに書き
込むべき情報の真値と否定値とを供給し、セル選
択信号を発生させてこれをセル選択信号線に供給
し、トランジスタＴ５，Ｔ６を導通させ、上述の
ように書き込むべきデータを供給してフリツプフ
ロツプ回路の状態を上記書き込むべきデータに対
応した状態に設定する。ここで、セルに論理値１
を記憶させる場合には、トランジスタＴ１とＴ２
との接続点を高レベルに移行させ、トランジスタ
Ｔ３とＴ４との接続点を低レベルに移行させる。 一方論理値０を記憶させる場合には、これとは
逆に、トランジスタＴ１とＴ２との接続点を低レ
ベルに、トランジスタＴ３とＴ４との接続点を高
レベルに各々移行させる。また、グランドからデ
ータ判別出力線Ｃへの間に直、並列には移設され
た４個のトランジスタＴ７至乃Ｔ１０はセルの記
憶内容の判別をするためのものであり、データ入
出力線Ｄ，Ｄバーおよびセルの記憶値に対応して
オン，オフ状態が変化する。その状態をデータ判
別出力Ｃも含めて別表１に示す。 ここで、データ判別出力Ｃのグランド電位状態
を論理値０、導通なしの状態を論理値１とする
と、データ入出力線Ｄ，Ｄバーに反転した論理値
の信号を印可した場合には、データ判別出力Ｃに
データ入出力信号Ｄとセル記憶値との不一致を示
す排他的論理和信号が得られ、比較を判定させる
ことができ、データ入出力Ｄ，Ｄバーとともに論
理値０を印可した場合にはセル記憶値によること
なく、一致したときと等価な論理値１が得られ、
記憶内容との比較判定をマスクできる。また、デ
ータ入出力Ｄ，Ｄバーとともに論理値１を印可し
た場合にはセル記憶値によることなく論理値０が
得られ、無条件に不一致の判定結果を出力させる
ことができる。 この第４図のCAMセルを行と列との構造に配
置してデータ判別出力Ｃを並列出力することに依
つて、語として内容判定が可能なタイマ・レジス
タ３１Ａ至乃３１Ｄが実現される。 第５図は、第１図のレジスタ・ブロツク３にお
ける素子配列の例を示している。このレジスタ・
ブロツクではCAMセル配列の１行をカウンタま
たはタイマ・レジスタ１本分に対応させている。
応答信号１３０Ａ至乃１３０Ｄは第１図と同一の
信号である。選択信号１５０Ａ至乃１５０Ｄは各
レジスタにデータを設定する際にアドレスデコー
ダで生成された目的とするレジスタのアドレス指
定情報の解読出力信号である。４個のトランジス
タＴ２０至乃Ｔ２３は並列に接続される各データ
記憶セルのデータ判別出力Ｃの負荷であり、対応
するデータのすべてのセルにおける判別出力Ｃが
導通なし状態のときに論理値１を応答信号１３０
Ａ至乃１３０Ｄとして発生させる。したがつて、
いずれかのセルで不一致の判定がなされ、判別出
力にグランド電位が出力されれば論理値０が応答
信号１３０Ａ至乃１３０Ｄに発生される。バツフ
ア回路３０はCPU７がデータを書き込んで設定
するときカウンタのカウント値をインクリメンタ
１に読み出すとき、およびインクリメントされた
カウント値をラツチ回路２からカウンタに書き戻
すときに動作し、記憶セルの１列につき２本のデ
ータ入出力線を介して記憶データの転送または記
憶内容判定信号の発生を行う。 次に、第１図に示す一実施例がキヤプチヤ動作
を行う場合について説明する。第６図は第１図の
タイマ・レジスタ１本分の素子配列及びキヤプチ
ヤシグナルを生成させるためのキヤプチヤフリツ
プフロツプを示している。応答信号１３０と選択
信号１５０とキヤプチヤトリガ１５１は上記実施
例と同一の信号であり、通常アクセスの選択アド
レスデコーダ出力１５２はタイマ・レジスタに対
するCPUのアクセス時にアクテイブになる信号
である。第７図は本実施例がキヤプチヤ動作を行
うときのタイムタチヤート図であり、動作制御部
５のモードレジスタをキヤプチヤ動作をするよう
に設定し、データＮをタイマ・レジスタ３２Ａに
設定してカウンタ３１Ａをスタートさせた場合の
動作を示し、特に、キヤプチヤトリガの発生によ
りカウンタ３１Ａのカウント値をタイマ・レジス
タ３２Ａが取り込み保持するタイミングでの各部
の信号が示されている。カウンタのインクリメン
ト動作及びCPU７がタイマ・レジスタに対して
アクセスする動作は上記説明と同様なので詳細な
説明は省略する。 キヤプチヤ動作でもコンペア動作と同様に、第
１図の動作制御部５のモードレジスタに設定され
た動作指定情報を基にレジスタ動作制御信号を発
生し、カウント・ステージに対応したレジスタの
選択やインクリメントの動作を行う。ここで、キ
ヤプチヤトリが信号１５１Ａが発生すると、キヤ
プチヤフリツプフロツプ１５３がセツトされ、そ
の出力が高レベルになり、該当するカウントステ
ージになるまでその値を保持する。該当するカウ
ントステージになつたとき、Ｔ２期間の基準クロ
ツクが高レベルに移行するタイミングでキヤプチ
ヤシグナルを発生すると共に、キヤプチヤフリツ
プフロツプ１５３をリセツトする。キヤプチヤシ
グナルはオア回路を通してセル選択信号１５０を
アクテイブにし、このとき、カウント値が第１図
のレジスタブロツク３のデータラインに出力さ
れ、カウンタ３１Ａに書き込まれており、同じ値
がタイマ・レジスタ３２Ａにも記憶される。これ
によつて、キヤプチヤトリガ信号が発生するとき
のカウンタ３１Ａの値をタイマ・レジスタ３２Ａ
に記憶させる動作になる。 以上、説明してきたように、上記一実施例は複
数のカウンタがインクリメンタ、内部バス等を時
分割で使用してカウント動作を行う手段と、所望
時間に到達したことを判断するための情報を
CAMをふくんだ記憶素子配列に記憶させ、カウ
ンタのインクリメント後にそのインクリメント結
果をカウンタに格納すると共に、上記CAMの記
憶内容を問い合わせてCAM殻の応答を判定して
割り込み信号を発生する手段とを有することによ
り、少ないトランジスタ数で構成されたタイマ／
カウンタ回路を形成することができ、これを半導
体基板上に実現すると少ないチツプ面積で廉価な
製品を製造することができる。さらに、CAMは
カウンタの記憶セルとしても利用可能であり、同
じ配列のレジスタ・ブロツクであつてもカウンタ
の数とタイマ・レジスタの数を変更することがで
き、融通性の高いタイマ／カウンタを構成できる
という利点もある。 【表】

【図面の簡単な説明】

第１図は本発明の一実施例に係わるタイマ／カ
ウンタ回路のブロツク図、第２図は従来例のブロ
ツク図、第３図は一実施例がコンペア動作を行う
ときのタイムチヤート図、第４図はCAMセルの
トランジスタ配置を示す電気回路図、第５図は
CAMセルを用いた素子配列図、第６図はタイ
マ・レジスタのブロツク回路図、第７図は一実施
例がキヤプチヤ動作を行うときのタイムチヤート
図である。 １……インクリメンタ、２……ラツチ回路、３
……レジスタブロツク、４……クリア制御部、５
……動作制御部、６……一致フラグ、７……中央
処理装置、３１Ａ至乃３１Ｄ……カウンタ、３２
Ａ至乃３２Ｄ……タイマ・レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 複数動作の内から選択された動作に関する情
   報を記憶し該選択された動作に関する情報に基づ
   き動作制御信号を発生させる動作制御部と、各々
   がデータ情報を記憶可能な複数のカウンタおよび
   複数のタイマ・レジスタと該カウンタ及びタイ
   マ・レジスタへのデータ情報の書き込み及び読み
   出しを上記動作制御信号に応答して制御するバツ
   フア回路とを有し上記カウンタおよびタイマ・レ
   ジスタを複数の記憶素子の配列体により実現した
   レジスタ・ブロツクと、上記動作制御信号に応答
   して上記複数のカウンタのいずれかから読み出さ
   れたデータ情報をインクリメントするインクリメ
   ンタと、該インクリメンタによりインクリメント
   されたデータ情報を一時的に保持し動作制御信号
   に応答してインクリメントされたデータ情報を上
   記いずれかのカウンタに転送可能なラツチ回路
   と、インクリメントされたデータ情報と上記タイ
   マ・レジスタに記憶されているデータ情報との一
   致を検出したとき該検出結果を保持し所定の信号
   を出力する一致フラグと、該フラグから出力され
   る所定の信号に基づき上記動作制御信号に応答し
   て上記カウンタに記憶されているデータ情報をク
   リアするクリア制御部とを備えたタイマ／カウン
   タ回路。 ２ 上記複数のカウンタが時分割処理によりイン
   クリメントされるデータ情報を記憶し、所望の時
   間間隔を表すデータ情報を内容によりアドレス可
   能な複数の記憶素子で構成されたタイマ・レジス
   タに保持し、いずれかのカウンタに記憶されてい
   たデータ情報がインクリメントされたとき該イン
   クリメントされたデータ情報を上記いずれかのカ
   ウンタに書き込むとともに、上記タイマ・レジス
   タに問い合わせて上記タイマ・レジスタの各記憶
   素子からの応答出力を並列接続して一致信号とし
   該一致信号に基づき一致フラグが一致結果を保持
   し、上記所定信号に割り込み信号が含まれている
   特許請求の範囲第１項記載のタイマ／カウンタ回
   路。 ３ 上記複数のカウンタが時分割処理によりイン
   クリメントされるデータ情報を記憶し、選択され
   た動作に関する情報がキヤプチヤ動作に関する情
   報であり、上記動作制御部から出力される動作制
   御信号にキヤプチヤ・トリガ信号が含まれてお
   り、インクリメントされたデータ情報が上記キヤ
   プチヤ・トリガ信号に基づき上記カウンタに書き
   込まれるとともにタイマ・レジスタにも同じ値が
   記憶される特許請求の範囲第１項記載のタイマ／
   カウンタ回路。