JPH0769836B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH0769836B2 JPH0769836B2 JP1108866A JP10886689A JPH0769836B2 JP H0769836 B2 JPH0769836 B2 JP H0769836B2 JP 1108866 A JP1108866 A JP 1108866A JP 10886689 A JP10886689 A JP 10886689A JP H0769836 B2 JPH0769836 B2 JP H0769836B2
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- 125000004122 cyclic group Chemical group 0.000 claims description 19
- 238000013500 data storage Methods 0.000 claims description 15
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 9
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Microcomputers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサの構成に関し、特に、出力
ポートを介して出力される信号のタイムベースエラーの
少ないマイクロプロセッサを提供するものである。
ポートを介して出力される信号のタイムベースエラーの
少ないマイクロプロセッサを提供するものである。
従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、順次実行され
る命令群からなるプログラムを格納するプログラム格納
手段と、ディジタルデータの読み書きが可能なデータ格
納手段と、ディジタルデータの演算を実行する演算手段
と、前記データ格納手段の入出力端子と前記演算手段の
入出力端子を接続するデータバスと、前記プログラム格
納手段から送出される命令に基づいて前記データ格納手
段と前記演算手段の動作をコントロールするコントロー
ル手段と、命令の実行タイミング信号を発生するタイミ
ングジェネレータと、前記タイミングジェネレータの出
力に基づいて前記プログラム格納手段に格納された特定
の命令を選択する命令選択手段を備えていることに特徴
づけられる。また、その代表的な構成が特公昭58-33584
号公報（以下、文献１と略記する。）に示されている。
面で多用されており、その構成としては、順次実行され
る命令群からなるプログラムを格納するプログラム格納
手段と、ディジタルデータの読み書きが可能なデータ格
納手段と、ディジタルデータの演算を実行する演算手段
と、前記データ格納手段の入出力端子と前記演算手段の
入出力端子を接続するデータバスと、前記プログラム格
納手段から送出される命令に基づいて前記データ格納手
段と前記演算手段の動作をコントロールするコントロー
ル手段と、命令の実行タイミング信号を発生するタイミ
ングジェネレータと、前記タイミングジェネレータの出
力に基づいて前記プログラム格納手段に格納された特定
の命令を選択する命令選択手段を備えていることに特徴
づけられる。また、その代表的な構成が特公昭58-33584
号公報（以下、文献１と略記する。）に示されている。
発明が解決しようとする課題 しかしながら、前記文献１に示されるようなノイマン方
式のマイクロプロセッサは、あらかじめ定められた順序
にしたがってデータの処理を実行していくために、プロ
グラムが膨大になるにつれて非同期で入力される外部デ
ータの取り込みや、それに基づくデータの処理のサイク
ルが長くなり、その結果、事象が発生してからマイクロ
プロセッサから出力信号が送出されるまでの時間のばら
つき、すなわち、タイムベースエラーがかなり大きくな
るという問題を有している。このような問題に対して、
従来は割り込みという手段が用いられてきたが、割り込
み要求があってもその時点で実行している命令を処理し
てしまわないと割り込み処理に移行できないため、マイ
クロプロセッサが割り込みを受け付けてから、実際に割
り込みサービスルーチンを開始するまでの時間そのもの
にタイムベースエラーが発生してしまうという問題点を
有していた。
式のマイクロプロセッサは、あらかじめ定められた順序
にしたがってデータの処理を実行していくために、プロ
グラムが膨大になるにつれて非同期で入力される外部デ
ータの取り込みや、それに基づくデータの処理のサイク
ルが長くなり、その結果、事象が発生してからマイクロ
プロセッサから出力信号が送出されるまでの時間のばら
つき、すなわち、タイムベースエラーがかなり大きくな
るという問題を有している。このような問題に対して、
従来は割り込みという手段が用いられてきたが、割り込
み要求があってもその時点で実行している命令を処理し
てしまわないと割り込み処理に移行できないため、マイ
クロプロセッサが割り込みを受け付けてから、実際に割
り込みサービスルーチンを開始するまでの時間そのもの
にタイムベースエラーが発生してしまうという問題点を
有していた。
本発明は上記従来の問題点を解決するもので、一連の信
号パターンをタイムベースエラーを少なく出力すること
ができる出力ポートをもったマイクロプロセッサを提供
することを目的とする。
号パターンをタイムベースエラーを少なく出力すること
ができる出力ポートをもったマイクロプロセッサを提供
することを目的とする。
課題を解決するための手段 この目的を達成するために本発明のマイクロプロセッサ
は、特定のクロック信号に基づいて巡回カウント動作を
行なうフリーランニングカウンタと、少なくとも２種類
以上のディジタルデータを格納する比較データ格納手段
と、前記比較データ格納手段と同数のディジタルデータ
を格納するマスターラッチ部と、前記比較データ格納手
段のいずれか１つを選択する比較データ選択手段と、前
記マスターラッチ部のいずれか１つを選択するマスター
ラッチ部選択手段と、巡回的に変更する選択信号を出力
する巡回選択指令手段と、前記巡回選択指令手段から出
力される選択信号が巡回的に変更することを停止させる
巡回停止手段と、前記フリーランニングカウンタのカウ
ントデータと前記比較データ格納手段のデータを比較
し、一致した場合に一致信号を出力する比較手段と、前
記マスターラッチ部のディジタルデータを前記比較手段
の一致信号に基づいて取り込むスレイブラッチ部からな
る出力ポートとを備えている。
は、特定のクロック信号に基づいて巡回カウント動作を
行なうフリーランニングカウンタと、少なくとも２種類
以上のディジタルデータを格納する比較データ格納手段
と、前記比較データ格納手段と同数のディジタルデータ
を格納するマスターラッチ部と、前記比較データ格納手
段のいずれか１つを選択する比較データ選択手段と、前
記マスターラッチ部のいずれか１つを選択するマスター
ラッチ部選択手段と、巡回的に変更する選択信号を出力
する巡回選択指令手段と、前記巡回選択指令手段から出
力される選択信号が巡回的に変更することを停止させる
巡回停止手段と、前記フリーランニングカウンタのカウ
ントデータと前記比較データ格納手段のデータを比較
し、一致した場合に一致信号を出力する比較手段と、前
記マスターラッチ部のディジタルデータを前記比較手段
の一致信号に基づいて取り込むスレイブラッチ部からな
る出力ポートとを備えている。
作用 本発明は、上記した構成により、出力ポートを介して出
力される信号のタイムベースエラーが少ないマイクロプ
ロセッサを得ることができる。
力される信号のタイムベースエラーが少ないマイクロプ
ロセッサを得ることができる。
実施例 以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明のマイクロプロセッサのブロック図を示
すものである。第１図において、TMGR100は外部クロッ
ク入力端子10に供給されるクロック信号をもとに命令の
実行タイミング信号を発生するタイミングジェネレータ
であり、その出力信号はPC200,ICR900及びFRC1000に供
給されている。PLA300はプログラマブルロジックアレイ
であり、順次実行される命令群からなるプログラムが格
納されている。PC200はプログラムカウンタであり、TMG
R100の出力信号に基づいてPLA300に格納された特定の命
令を選択する。FRC1000はフリーランニングカウンタで
あり、TMGR100の出力信号をクロック信号として巡回カ
ウント動作を行う。ICR900はインプットキャプチャレジ
スタ回路であり、外部信号入力端子30〜37に印加される
入力信号のエッジが到来したときに、その時点のFRC100
0のカウントデータをICR900内の特定のレジスタに格納
する（同時に複数の入力信号のエッジが到来したときに
は、複数のレジスタにFRC1000のカウントデータ格納さ
れる。）とともに、不図示の入力信号受け付けフラグを
セットする機能を有している。PLA300から送出される命
令は、コントロールバス1300を介してALU400,アドレス
デコーダ600（図中ではアドレスデコーダＡと示されて
いる。），アドレスデコーダ800（図中ではアドレスデ
コーダＢと示されている。）,ICR900及び出力ポート110
0に供給される。また、データバス1200はALU400,ROM50
0,RAM700,ICR900及び出力ポート1100に接続されてい
る。ALU400はディジタルデータの算術および論理演算を
実行する演算器である。ROM500はあらかじめ格納されて
いるディジタルデータをデータバス1200に送出する読み
出し専用メモリである。RAM700はデータバス1200を介し
てディジタルデータの読み書きを行うランダムアクセス
メモリである。出力ポート1100はプログラムによって変
えられる一連の信号パターンを信号出力端子40〜47から
出力する。アドレスデコーダ600はROM500のアドレスを
選択し、アドレスデコーダ800はRAM700のアドレスを選
択する。
すものである。第１図において、TMGR100は外部クロッ
ク入力端子10に供給されるクロック信号をもとに命令の
実行タイミング信号を発生するタイミングジェネレータ
であり、その出力信号はPC200,ICR900及びFRC1000に供
給されている。PLA300はプログラマブルロジックアレイ
であり、順次実行される命令群からなるプログラムが格
納されている。PC200はプログラムカウンタであり、TMG
R100の出力信号に基づいてPLA300に格納された特定の命
令を選択する。FRC1000はフリーランニングカウンタで
あり、TMGR100の出力信号をクロック信号として巡回カ
ウント動作を行う。ICR900はインプットキャプチャレジ
スタ回路であり、外部信号入力端子30〜37に印加される
入力信号のエッジが到来したときに、その時点のFRC100
0のカウントデータをICR900内の特定のレジスタに格納
する（同時に複数の入力信号のエッジが到来したときに
は、複数のレジスタにFRC1000のカウントデータ格納さ
れる。）とともに、不図示の入力信号受け付けフラグを
セットする機能を有している。PLA300から送出される命
令は、コントロールバス1300を介してALU400,アドレス
デコーダ600（図中ではアドレスデコーダＡと示されて
いる。），アドレスデコーダ800（図中ではアドレスデ
コーダＢと示されている。）,ICR900及び出力ポート110
0に供給される。また、データバス1200はALU400,ROM50
0,RAM700,ICR900及び出力ポート1100に接続されてい
る。ALU400はディジタルデータの算術および論理演算を
実行する演算器である。ROM500はあらかじめ格納されて
いるディジタルデータをデータバス1200に送出する読み
出し専用メモリである。RAM700はデータバス1200を介し
てディジタルデータの読み書きを行うランダムアクセス
メモリである。出力ポート1100はプログラムによって変
えられる一連の信号パターンを信号出力端子40〜47から
出力する。アドレスデコーダ600はROM500のアドレスを
選択し、アドレスデコーダ800はRAM700のアドレスを選
択する。
以上のように構成された本実施例のマイクロプロセッサ
について、以下その動作について第１図、第２図及び第
３図を用いて説明する。
について、以下その動作について第１図、第２図及び第
３図を用いて説明する。
TMGR100は外部クロック入力端子10に供給されるクロッ
ク信号をもとに命令の実行タイミング信号を発生し、こ
の信号をPC200,ICR900及びFRC1000に供給する。PC200
は、TMGR100の出力信号に基づいてPLA300に格納された
命令群の中から特定の命令を選択し、コマンドバス1300
に送出する。ALU400はコマンドバス1300から送られてく
る命令にしたがって、データバス1200を介して送られて
くるディジタルデータの算術および論理演算を実行し、
その結果をデータバス1200に送出する。アドレスデコー
ダ600はコマンドバス1300を介して送られてくる命令に
基づいて特定のアドレスを選択し、ROM500はアドレスデ
コーダ600によって選択されたアドレスに対応する格納
手段に格納されたディジタルデータをデータバス1200に
送出する。アドレスデコーダ800はコマンドバス1300を
介して送られてくる命令に基づいて特定のアドレスを選
択し、RAM700はアドレスデコーダ800によって選択され
たアドレスに対応する格納手段に対し、データバス1200
から送られてくるディジタルデータを格納あるいは既に
格納されたディジタルデータをデータバス1200に送出す
る。
ク信号をもとに命令の実行タイミング信号を発生し、こ
の信号をPC200,ICR900及びFRC1000に供給する。PC200
は、TMGR100の出力信号に基づいてPLA300に格納された
命令群の中から特定の命令を選択し、コマンドバス1300
に送出する。ALU400はコマンドバス1300から送られてく
る命令にしたがって、データバス1200を介して送られて
くるディジタルデータの算術および論理演算を実行し、
その結果をデータバス1200に送出する。アドレスデコー
ダ600はコマンドバス1300を介して送られてくる命令に
基づいて特定のアドレスを選択し、ROM500はアドレスデ
コーダ600によって選択されたアドレスに対応する格納
手段に格納されたディジタルデータをデータバス1200に
送出する。アドレスデコーダ800はコマンドバス1300を
介して送られてくる命令に基づいて特定のアドレスを選
択し、RAM700はアドレスデコーダ800によって選択され
たアドレスに対応する格納手段に対し、データバス1200
から送られてくるディジタルデータを格納あるいは既に
格納されたディジタルデータをデータバス1200に送出す
る。
次に、第２図と第３図を用いて出力ポート1100について
説明する。第２図は第１図の出力ポート1100の内部構造
を示すブロック図であり、第３図は主要部のタイミング
チャートである。
説明する。第２図は第１図の出力ポート1100の内部構造
を示すブロック図であり、第３図は主要部のタイミング
チャートである。
第２図で比較データレジスタ1111〜1114（図中では比較
データレジスタA,B,C,Dと示されている。）は、第１図
のFRC1000のカウントデータと比較するためのディジタ
ルデータを格納するレジスタであり、比較データ選択回
路1120は比較データレジスタ1111〜1114のいずれか１つ
のレジスタを選択し、選択したレジスタに格納されてい
るディジタルデータを比較回路1130に供給する。比較回
路1130は比較データ選択回路1120から供給されるディジ
タルデータとローカルバス1190を介して第１図のFRC100
0から供給されるカウントデータとを比較し、一致した
場合に一致信号をスレーブラッチ回路1160及びANDゲー
ト1175に供給する。また、アドレスデコーダ1110（図中
ではアドレスデコーダＣと示されている。）はコマンド
バス1300から送られてくる命令にしたがい、データバス
1200を介して比較データレジスタ1111〜1114にディジタ
ルデータを格納する際にアドレスを選択する。マスター
ラッチ1141〜1144（図中ではマスターラッチA,B,C,Dと
示されている。）は出力するデータを格納するラッチで
あり、マスターラッチ選択回路1150はマスターラッチ11
41〜1144のいずれか１つのマスターラッチを選択し、選
択したマスターラッチに格納されているディジタルデー
タをスレーブラッチ回路1160に供給する。また、アドレ
スデコーダ1140（図中ではアドレスデコーダＤと示され
ている。）はコマンドバス1300から送られてくる命令に
したがい、データバス1200を介してマスターラッチ1141
〜1144にディジタルデータを格納する際にアドレスを選
択する。選択信号発生回路1180は４本の選択信号1181〜
1184を比較データ選択回路1120及びマスターラッチ選択
回路1150に供給し、ANDゲート1175の出力信号に基づい
て４本の選択信号のうちいずれか１本を順次イネーブル
状態にする。巡回停止指示回路1170はコマンドバス1300
から送られてくる命令にしたがって“0"あるいは“1"が
格納され、この出力はORゲート1174に供給されている。
また、ORゲート1174のもう一方の入力端子にはNORゲー
ト1172とNORゲート1173により構成されたフリップフロ
ップの一方の出力端子が供給されている。NORゲート117
2,1173により構成されたフリップフロップの一方の入力
端子には選択信号1184が接続され、他方の入力端子には
一巡検出リセット回路1171の出力が接続されている。
データレジスタA,B,C,Dと示されている。）は、第１図
のFRC1000のカウントデータと比較するためのディジタ
ルデータを格納するレジスタであり、比較データ選択回
路1120は比較データレジスタ1111〜1114のいずれか１つ
のレジスタを選択し、選択したレジスタに格納されてい
るディジタルデータを比較回路1130に供給する。比較回
路1130は比較データ選択回路1120から供給されるディジ
タルデータとローカルバス1190を介して第１図のFRC100
0から供給されるカウントデータとを比較し、一致した
場合に一致信号をスレーブラッチ回路1160及びANDゲー
ト1175に供給する。また、アドレスデコーダ1110（図中
ではアドレスデコーダＣと示されている。）はコマンド
バス1300から送られてくる命令にしたがい、データバス
1200を介して比較データレジスタ1111〜1114にディジタ
ルデータを格納する際にアドレスを選択する。マスター
ラッチ1141〜1144（図中ではマスターラッチA,B,C,Dと
示されている。）は出力するデータを格納するラッチで
あり、マスターラッチ選択回路1150はマスターラッチ11
41〜1144のいずれか１つのマスターラッチを選択し、選
択したマスターラッチに格納されているディジタルデー
タをスレーブラッチ回路1160に供給する。また、アドレ
スデコーダ1140（図中ではアドレスデコーダＤと示され
ている。）はコマンドバス1300から送られてくる命令に
したがい、データバス1200を介してマスターラッチ1141
〜1144にディジタルデータを格納する際にアドレスを選
択する。選択信号発生回路1180は４本の選択信号1181〜
1184を比較データ選択回路1120及びマスターラッチ選択
回路1150に供給し、ANDゲート1175の出力信号に基づい
て４本の選択信号のうちいずれか１本を順次イネーブル
状態にする。巡回停止指示回路1170はコマンドバス1300
から送られてくる命令にしたがって“0"あるいは“1"が
格納され、この出力はORゲート1174に供給されている。
また、ORゲート1174のもう一方の入力端子にはNORゲー
ト1172とNORゲート1173により構成されたフリップフロ
ップの一方の出力端子が供給されている。NORゲート117
2,1173により構成されたフリップフロップの一方の入力
端子には選択信号1184が接続され、他方の入力端子には
一巡検出リセット回路1171の出力が接続されている。
以上のように構成された出力ポート1100について、その
動作について説明する。
動作について説明する。
比較データレジスタ1111〜1114にはプログラムにより任
意のディジタルデータが書き込まれる。たとえば、プロ
グラムにより比較データレジスタ1111に比較データが書
き込まれる場合には、まず、コマンドバス1300を介して
送られてくる命令にしたがって、アドレスデコーダ1110
は比較データレジスタ1111を選択し、選択された比較デ
ータレジスタ1111はデータバス1200を介して送られてく
るディジタルデータを格納する。同様にして比較データ
レジスタ1112〜1114には任意のディジタルデータが書き
込まれる。また、マスターラッチ1141〜1144も同様にプ
ログラムにより任意のディジタルデータが書き込まれ
る。
意のディジタルデータが書き込まれる。たとえば、プロ
グラムにより比較データレジスタ1111に比較データが書
き込まれる場合には、まず、コマンドバス1300を介して
送られてくる命令にしたがって、アドレスデコーダ1110
は比較データレジスタ1111を選択し、選択された比較デ
ータレジスタ1111はデータバス1200を介して送られてく
るディジタルデータを格納する。同様にして比較データ
レジスタ1112〜1114には任意のディジタルデータが書き
込まれる。また、マスターラッチ1141〜1144も同様にプ
ログラムにより任意のディジタルデータが書き込まれ
る。
比較データ選択回路1120及びマスターラッチ選択回路11
50は選択信号発生回路1180から供給されている４本の選
択信号に対応する比較データレジスタとマスターラッチ
をそれぞれ選択する。比較データ選択回路1120は、選択
信号1181がイネーブルの場合には比較データレジスタ11
11、選択信号1182がイネーブルの場合には比較データレ
ジスタ1112、選択信号1183がイネーブルの場合には比較
データレジスタ1113、選択信号1184がイネーブルの場合
には比較データレジスタ1114を選択し、マスターラッチ
選択回路1150は、選択信号1181がイネーブルの場合には
マスターラッチ1141、選択信号1182がイネーブルの場合
にはマスターラッチ1142、選択信号1183がイネーブルの
場合にはマスターラッチ1143、選択信号1184がイネーブ
ルの場合にはマスターラッチ1144を選択する。
50は選択信号発生回路1180から供給されている４本の選
択信号に対応する比較データレジスタとマスターラッチ
をそれぞれ選択する。比較データ選択回路1120は、選択
信号1181がイネーブルの場合には比較データレジスタ11
11、選択信号1182がイネーブルの場合には比較データレ
ジスタ1112、選択信号1183がイネーブルの場合には比較
データレジスタ1113、選択信号1184がイネーブルの場合
には比較データレジスタ1114を選択し、マスターラッチ
選択回路1150は、選択信号1181がイネーブルの場合には
マスターラッチ1141、選択信号1182がイネーブルの場合
にはマスターラッチ1142、選択信号1183がイネーブルの
場合にはマスターラッチ1143、選択信号1184がイネーブ
ルの場合にはマスターラッチ1144を選択する。
次に、第３図を用いて一連の出力パターンを出力すると
きの動作について説明する。第３図ａはFRC1000のカウ
ントデータの時間的変化を示したものであり、第３図ｂ
及びｄは比較回路1130の一致信号を示したものであり、
第３図ｃ及びｅはスレーブラッチ回路1160のラッチデー
タの変化を示している。即ち、FRC1000がダウンカウン
タであり、比較データレジスタ1111〜1114にはそれぞれ
比較データNA,NB,NC,ND(NA>NB>NC>ND)が格納されてお
り、マスターラッチ1141〜1144にはそれぞれ出力データ
DA,DBDC,DDが格納されているとすると、初期状態には選
択信号発生回路1180は選択信号1181をイネーブル状態に
しており、そのため比較データ選択手段1120は比較デー
タレジスタ1111を選択し、このレジスタに格納されてい
るディジタルデータNAを比較回路1130に送出し、マスタ
ーラッチ選択回路1150はマスターラッチ1141を選択し、
このラッチに格納されているディジタルデータDAをスレ
ーブラッチ回路1160に送出している。比較回路1130は比
較データレジスタ1111に格納されているディジタルデー
タNAとローカルバス1190を介して送られてくる第１図に
示したFRC1000のカウントデータとを比較し、時刻t1にF
RC1000のカウントデータがNAになると、第３図ｂに示さ
れる一致信号をスレーブラッチ回路1160及びANDゲート1
175に送出する。スレーブラッチ回路1160は第３図ｃに
示されるように比較回路1130から送出される一致信号に
よりマスターラッチ1141に格納されているディジタルデ
ータDAをラッチする。また、ANDゲート1175はORゲート1
174の出力が“1"の場合、比較回路1130から送出される
一致信号を選択信号発生回路1180に送出する。選択信号
発生回路1180は比較回路1130から送出される一致信号に
よりイネーブル状態の選択信号を1181から1182に切り換
える。選択信号1182がイネーブル状態になることによ
り、比較データ選択回路1120は比較データレジスタ1112
に格納されたディジタルデータNBを比較回路1130に送出
し、マスターラッチ選択回路1150はマスターラッチ1142
に格納されたディジタルデータDBスレーブラッチ回路11
60に送出する。比較回路1130は比較データレジスタ1112
に格納されたディジタルデータNBとローカルバス1190を
介して送られてくるFRC1000のカウントデータとを比較
し、時刻t2にFRC1000のカウントデータがNBになると第
３図ｂに示される一致信号をスレーブラッチ回路1160及
びANDゲート1175に送出する。スレーブラッチ回路1160
は比較回路1130から一致信号が送出されるまでは前回ラ
ッチした出力データDAを保持しているが、比較回路1130
から送出される一致信号を受け取ると第３図ｃに示され
るようにマスターラッチ1142に格納されたディジタルデ
ータDBをラッチする。また、選択信号発生回路1180は前
述したように比較回路1130から送出される一致信号によ
りイネーブル状態の選択信号を1182から1183に切り換え
る。
きの動作について説明する。第３図ａはFRC1000のカウ
ントデータの時間的変化を示したものであり、第３図ｂ
及びｄは比較回路1130の一致信号を示したものであり、
第３図ｃ及びｅはスレーブラッチ回路1160のラッチデー
タの変化を示している。即ち、FRC1000がダウンカウン
タであり、比較データレジスタ1111〜1114にはそれぞれ
比較データNA,NB,NC,ND(NA>NB>NC>ND)が格納されてお
り、マスターラッチ1141〜1144にはそれぞれ出力データ
DA,DBDC,DDが格納されているとすると、初期状態には選
択信号発生回路1180は選択信号1181をイネーブル状態に
しており、そのため比較データ選択手段1120は比較デー
タレジスタ1111を選択し、このレジスタに格納されてい
るディジタルデータNAを比較回路1130に送出し、マスタ
ーラッチ選択回路1150はマスターラッチ1141を選択し、
このラッチに格納されているディジタルデータDAをスレ
ーブラッチ回路1160に送出している。比較回路1130は比
較データレジスタ1111に格納されているディジタルデー
タNAとローカルバス1190を介して送られてくる第１図に
示したFRC1000のカウントデータとを比較し、時刻t1にF
RC1000のカウントデータがNAになると、第３図ｂに示さ
れる一致信号をスレーブラッチ回路1160及びANDゲート1
175に送出する。スレーブラッチ回路1160は第３図ｃに
示されるように比較回路1130から送出される一致信号に
よりマスターラッチ1141に格納されているディジタルデ
ータDAをラッチする。また、ANDゲート1175はORゲート1
174の出力が“1"の場合、比較回路1130から送出される
一致信号を選択信号発生回路1180に送出する。選択信号
発生回路1180は比較回路1130から送出される一致信号に
よりイネーブル状態の選択信号を1181から1182に切り換
える。選択信号1182がイネーブル状態になることによ
り、比較データ選択回路1120は比較データレジスタ1112
に格納されたディジタルデータNBを比較回路1130に送出
し、マスターラッチ選択回路1150はマスターラッチ1142
に格納されたディジタルデータDBスレーブラッチ回路11
60に送出する。比較回路1130は比較データレジスタ1112
に格納されたディジタルデータNBとローカルバス1190を
介して送られてくるFRC1000のカウントデータとを比較
し、時刻t2にFRC1000のカウントデータがNBになると第
３図ｂに示される一致信号をスレーブラッチ回路1160及
びANDゲート1175に送出する。スレーブラッチ回路1160
は比較回路1130から一致信号が送出されるまでは前回ラ
ッチした出力データDAを保持しているが、比較回路1130
から送出される一致信号を受け取ると第３図ｃに示され
るようにマスターラッチ1142に格納されたディジタルデ
ータDBをラッチする。また、選択信号発生回路1180は前
述したように比較回路1130から送出される一致信号によ
りイネーブル状態の選択信号を1182から1183に切り換え
る。
以後同様にして、時刻t3,t4においてローカルバス1190
を介して送られてくるFRC1000のカウントデータが比較
データ選択回路1120から送出される比較データと一致す
るため比較回路1130から一致信号が送出され、スレーブ
ラッチ回路1160はマスターラッチ選択回路で選択された
マスターラッチに格納されたディジタルデータをラッチ
し、また、選択信号発生回路1180は選択信号1183,1184
を順次イネーブル状態に切り換える。そして、イネーブ
ル状態である選択信号が切り換わるごとに、比較データ
選択回路1120が比較回路1130に送出する比較データ及び
マスターラッチ選択回路1150がスレーブラッチ回路1160
に送出するディジタルデータが切り換えられる。したが
って、ある時刻での第１図のFRC1000のカウントデータ
に対し、任意のカウント後のデータを比較データレジス
タ1111〜1114に格納し、比較データレジスタ1111〜1114
に対応するマスターラッチ1141〜1144に任意のデータを
格納することにより、一連の出力パターンを有する信号
をスレーブラッチ回路から出力することができる。
を介して送られてくるFRC1000のカウントデータが比較
データ選択回路1120から送出される比較データと一致す
るため比較回路1130から一致信号が送出され、スレーブ
ラッチ回路1160はマスターラッチ選択回路で選択された
マスターラッチに格納されたディジタルデータをラッチ
し、また、選択信号発生回路1180は選択信号1183,1184
を順次イネーブル状態に切り換える。そして、イネーブ
ル状態である選択信号が切り換わるごとに、比較データ
選択回路1120が比較回路1130に送出する比較データ及び
マスターラッチ選択回路1150がスレーブラッチ回路1160
に送出するディジタルデータが切り換えられる。したが
って、ある時刻での第１図のFRC1000のカウントデータ
に対し、任意のカウント後のデータを比較データレジス
タ1111〜1114に格納し、比較データレジスタ1111〜1114
に対応するマスターラッチ1141〜1144に任意のデータを
格納することにより、一連の出力パターンを有する信号
をスレーブラッチ回路から出力することができる。
NORゲート1172,1173により構成されたフリップフロップ
は選択信号1184がイネーブル状態になるとNORゲート117
2の出力が“1"から“0"に反転し、選択信号発生回路118
0が選択信号1181から1184までをすべてイネーブル状態
に切り換えたことを検出する。即ち、NORゲート1172,11
73により構成されたフリップフロップは一巡検出回路で
あり、一巡を検出した場合にはORゲート1174に供給して
いる信号を“0"にする。この時、巡回停止指示回路1170
の出力が“0"になっていると、ORゲート1174の出力は
“0"となり、ANDゲート1175の出力が“0"に固定される
ため、比較回路1130から出力される一致信号が選択信号
発生回路1180に供給されなくなる。したがって、巡回停
止指示回路1170の出力が“0"の場合には比較レジスタ11
11〜1114及びマスターラッチ1141〜1144に格納されたデ
ィジタルデータによってスレーブラッチから出力される
信号パターンを第３図ｃに示されるように一回だけ出力
することになる。
は選択信号1184がイネーブル状態になるとNORゲート117
2の出力が“1"から“0"に反転し、選択信号発生回路118
0が選択信号1181から1184までをすべてイネーブル状態
に切り換えたことを検出する。即ち、NORゲート1172,11
73により構成されたフリップフロップは一巡検出回路で
あり、一巡を検出した場合にはORゲート1174に供給して
いる信号を“0"にする。この時、巡回停止指示回路1170
の出力が“0"になっていると、ORゲート1174の出力は
“0"となり、ANDゲート1175の出力が“0"に固定される
ため、比較回路1130から出力される一致信号が選択信号
発生回路1180に供給されなくなる。したがって、巡回停
止指示回路1170の出力が“0"の場合には比較レジスタ11
11〜1114及びマスターラッチ1141〜1144に格納されたデ
ィジタルデータによってスレーブラッチから出力される
信号パターンを第３図ｃに示されるように一回だけ出力
することになる。
また、巡回停止指示回路1170の出力が“1"の場合にはOR
ゲート1174の出力が“1"に固定されるため、NORゲート1
172とNORゲート1173により構成されたフリップフロップ
の出力の状態に関係なく比較回路1130から出力される一
致信号がANDゲート1175を通して選択信号発生回路1180
に供給され続ける。したがって、巡回停止指示回路1170
の出力が“1"の場合には比較レジスタ1111〜1114及びマ
スターラッチ1141〜1144に格納されたディジタルデータ
によってスレーブラッチから出力される信号パターンを
第３図ｅに示されるように連続的に出力することにな
る。
ゲート1174の出力が“1"に固定されるため、NORゲート1
172とNORゲート1173により構成されたフリップフロップ
の出力の状態に関係なく比較回路1130から出力される一
致信号がANDゲート1175を通して選択信号発生回路1180
に供給され続ける。したがって、巡回停止指示回路1170
の出力が“1"の場合には比較レジスタ1111〜1114及びマ
スターラッチ1141〜1144に格納されたディジタルデータ
によってスレーブラッチから出力される信号パターンを
第３図ｅに示されるように連続的に出力することにな
る。
NORゲート1172,1173で構成された一巡検出回路の出力は
コマンドバス1300から送られてくる命令により、一巡検
出リセット回路から出力される信号で“1"にすることが
可能であり、また、巡回停止指示回路1170の出力もコマ
ンドバス1300から送られてくる命令により任意の状態に
することができる。したがって、任意の信号パターンを
単発的あるいは連続的に出力することができる。
コマンドバス1300から送られてくる命令により、一巡検
出リセット回路から出力される信号で“1"にすることが
可能であり、また、巡回停止指示回路1170の出力もコマ
ンドバス1300から送られてくる命令により任意の状態に
することができる。したがって、任意の信号パターンを
単発的あるいは連続的に出力することができる。
このように、マスターラッチ1141〜1144からスレイブラ
ッチ回路1160へのデータの転送が比較データレジスタ11
11〜1114とFRC1000のカウントデータを比較する比較回
路1130の一致検出信号によって自動的に行われるように
構成することにより、非同期で入力される外部信号のエ
ッジを検出してから、あらかじめ決められた時間後に出
力ポート1100から任意の信号パターンの信号を送出させ
る場合にはタイムベースエラーを最小限に押さえること
ができる。
ッチ回路1160へのデータの転送が比較データレジスタ11
11〜1114とFRC1000のカウントデータを比較する比較回
路1130の一致検出信号によって自動的に行われるように
構成することにより、非同期で入力される外部信号のエ
ッジを検出してから、あらかじめ決められた時間後に出
力ポート1100から任意の信号パターンの信号を送出させ
る場合にはタイムベースエラーを最小限に押さえること
ができる。
以上のように本発明は、特定のクロック信号に基づいて
巡回カウント動作を行なうフリーランニングカウンタ
（1000）と、少なくとも２種類以上のディジタルデータ
を格納する比較データ格納手段（比較データレジスタ11
11〜1114）と、前記比較データ格納手段と同数のディジ
タルデータを格納するマスターラッチ部（マスターラッ
チ1141〜1144）と、前記比較データ格納手段のいずれか
１つを選択する比較データ選択手段（比較データ選択回
路1120）と、前記マスターラッチ部のいずれか１つを選
択するマスターラッチ部選択手段（マスターラッチ選択
回路1150）と、巡回的に変更する選択信号を出力する巡
回選択指令手段（選択信号発生回路1180）と、前記巡回
選択指令手段から出力される選択信号が巡回的に変更す
ることを停止させる巡回停止手段（巡回停止指示回路11
70、NORゲート1172,1173、ORゲート1174）と、前記フリ
ーランニングカウンタのカウントデータと前記比較デー
タ格納手段のデータを比較し、一致した場合に一致信号
を出力する比較手段（比較回路1130）と、前記マスター
ラッチ部のディジタルデータを前記比較手段の一致信号
に基づいて取り込むスレイブラッチ部（スレーブラッチ
回路1160）からなる出力ポート1100とを設けたものであ
る。
巡回カウント動作を行なうフリーランニングカウンタ
（1000）と、少なくとも２種類以上のディジタルデータ
を格納する比較データ格納手段（比較データレジスタ11
11〜1114）と、前記比較データ格納手段と同数のディジ
タルデータを格納するマスターラッチ部（マスターラッ
チ1141〜1144）と、前記比較データ格納手段のいずれか
１つを選択する比較データ選択手段（比較データ選択回
路1120）と、前記マスターラッチ部のいずれか１つを選
択するマスターラッチ部選択手段（マスターラッチ選択
回路1150）と、巡回的に変更する選択信号を出力する巡
回選択指令手段（選択信号発生回路1180）と、前記巡回
選択指令手段から出力される選択信号が巡回的に変更す
ることを停止させる巡回停止手段（巡回停止指示回路11
70、NORゲート1172,1173、ORゲート1174）と、前記フリ
ーランニングカウンタのカウントデータと前記比較デー
タ格納手段のデータを比較し、一致した場合に一致信号
を出力する比較手段（比較回路1130）と、前記マスター
ラッチ部のディジタルデータを前記比較手段の一致信号
に基づいて取り込むスレイブラッチ部（スレーブラッチ
回路1160）からなる出力ポート1100とを設けたものであ
る。
したがって、第１図および第２図に示したマイクロプロ
セッサではタイムベースエラーの少ない一連の信号パタ
ーン出力を容易に得ることができる。
セッサではタイムベースエラーの少ない一連の信号パタ
ーン出力を容易に得ることができる。
なお、実施例において出力ポートの比較データレジスタ
及びマスターラッチはそれぞれ４本ずつの構成になって
いるが、出力ポートから出力する信号のパターンの複雑
さに応じて２本以上いくつ設けた場合でもまったく同様
な効果が得られる。
及びマスターラッチはそれぞれ４本ずつの構成になって
いるが、出力ポートから出力する信号のパターンの複雑
さに応じて２本以上いくつ設けた場合でもまったく同様
な効果が得られる。
発明の効果 以上のように本発明は、外部信号入力端子のいずれかに
印加される入力信号のエッジが到来すると、その直後に
インプットキャプチャレジスタがその時点のタイミング
情報としてフリーランニングカウンタのカウントデータ
をインプットキャプチャレジスタ内の特定のレジスタに
格納するので、入力信号の正確な到来時点はソフトウェ
アによって確認することが可能であり、出力ポートから
一連の信号パターンを有する出力信号を送出し始める目
標時点までの時間差データを、データバスに送出して比
較データレジスタに格納し、比較データレジスタに格納
した設定時間ごとに出力したいデータを、データバスを
介してマスターラッチに格納すれば、出力ポートからは
タイムベースエラーの少ない一連の信号パターンを出力
することができるマイクロプロセッサを得ることがで
き、その効果は大きい。
印加される入力信号のエッジが到来すると、その直後に
インプットキャプチャレジスタがその時点のタイミング
情報としてフリーランニングカウンタのカウントデータ
をインプットキャプチャレジスタ内の特定のレジスタに
格納するので、入力信号の正確な到来時点はソフトウェ
アによって確認することが可能であり、出力ポートから
一連の信号パターンを有する出力信号を送出し始める目
標時点までの時間差データを、データバスに送出して比
較データレジスタに格納し、比較データレジスタに格納
した設定時間ごとに出力したいデータを、データバスを
介してマスターラッチに格納すれば、出力ポートからは
タイムベースエラーの少ない一連の信号パターンを出力
することができるマイクロプロセッサを得ることがで
き、その効果は大きい。
第１図は本発明の一実施例におけるマイクロプロセッサ
のブロック図、第２図は出力ポート部の具体的な構成例
を示すブロック図、第３図は第２図の主要部のタイミン
グチャートである。 100……タイミングジェネレータ、200……プログラムカ
ウンタ、300……PLA、400……ALU、500……ROM、700…
…RAM、900……ICR、1000……FRC、1100……出力ポー
ト、1111〜1114……比較データレジスタ、1141〜1144…
…マスターラッチ、1160……スレーブラッチ。
のブロック図、第２図は出力ポート部の具体的な構成例
を示すブロック図、第３図は第２図の主要部のタイミン
グチャートである。 100……タイミングジェネレータ、200……プログラムカ
ウンタ、300……PLA、400……ALU、500……ROM、700…
…RAM、900……ICR、1000……FRC、1100……出力ポー
ト、1111〜1114……比較データレジスタ、1141〜1144…
…マスターラッチ、1160……スレーブラッチ。
Claims (4)
- 【請求項１】特定のクロック信号に基づいて巡回カウン
ト動作を行なうフリーランニングカウンタと、 少なくとも２種類以上のディジタルデータを格納する比
較データ格納手段と、 前記比較データ格納手段と同数のディジタルデータを格
納するマスターラッチ部と、 前記比較データ格納手段のいずれか１つを選択する比較
データ選択手段と、 前記マスターラッチ部のいずれか１つを選択するマスタ
ーラッチ部選択手段と、 巡回的に変更する選択信号を出力する巡回選択指令手段
と、 前記巡回選択指令手段から出力される選択信号が巡回的
に変更することを停止させる巡回停止手段と、 前記フリーランニングカウンタのカウントデータと前記
比較データ選択手段で選択された前記比較データ格納手
段のデータとを比較し、一致した場合に一致信号を出力
する比較手段と、 前記マスターラッチ部のディジタルデータを前記比較手
段の一致信号に基づいて取り込むスレイブラッチ部から
なる出力ポートとを備えたことを特徴とするマイクロプ
ロセッサ。 - 【請求項２】巡回選択指令手段から出力される選択信号
に基づいて選択を変更する比較データ選択手段とマスタ
ーラッチ部選択手段を有する請求項１記載のマイクロプ
ロセッサ。 - 【請求項３】比較手段から出力される一致信号によって
選択信号を変更する巡回選択指令手段を有する請求項１
記載のマイクロプロセッサ。 - 【請求項４】巡回停止手段が巡回停止状態を示す場合に
は比較データ選択手段が比較データ格納手段のすべての
データを選択し終えると選択信号の変更を停止し、巡回
停止手段が巡回状態を示す場合には比較手段の一致信号
が出力されるたびに巡回的に選択信号を変更する巡回選
択指令手段を有する請求項１記載のマイクロプロセッ
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1108866A JPH0769836B2 (ja) | 1989-04-27 | 1989-04-27 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1108866A JPH0769836B2 (ja) | 1989-04-27 | 1989-04-27 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02287659A JPH02287659A (ja) | 1990-11-27 |
| JPH0769836B2 true JPH0769836B2 (ja) | 1995-07-31 |
Family
ID=14495571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1108866A Expired - Fee Related JPH0769836B2 (ja) | 1989-04-27 | 1989-04-27 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769836B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448162A (en) * | 1987-08-18 | 1989-02-22 | Nec Corp | Microcomputer |
-
1989
- 1989-04-27 JP JP1108866A patent/JPH0769836B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02287659A (ja) | 1990-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070731 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |