JPH0562283B2 - - Google Patents

Description

【発明の詳細な説明】

＜産業上の利用分野＞ 開示技術は、電子秤におけるＡ／Ｄ変換器の改
良に関する。 ＜従来技術＞ 電子秤には、秤量や計量精度等が相違する種々
のタイプのものがある。このため従来から、多種
少量生産による製造コストの高騰を避けるため、
例えば重量センサとしては、同一タイプのロード
セルを使用し、またその出力アナログ信号をデジ
タル信号に変換するＡ／Ｄ変換器も同一タイプの
ものを使用して、使用部品の共通化と部品点数の
削減化とを図つている。 ところが、Ａ／Ｄ変換器の分解能を落とさずに
秤量値を変更しようとすると、当該Ａ／Ｄ変換器
に対する入力レベルの調整が必要となり、このた
め従来では、各仕様に応じたアンプ回路を必要と
した。例えば、20Kgのものを載荷した時の出力電
圧が20ｍｖになるように設計されたロードセル
と、入力電圧の最大値が2vに設計された二重積
分型Ａ／Ｄ変換器とを用いて、秤量がそれぞれ５
Kg、10Kg、20Kgの電子秤を製造する場合、秤量20
Kgのものでは100倍の増幅度を持つたアンプ回路
を必要とし、秤量10Kgのものでは200倍の増幅度
を持つたアンプ回路を必要とし、さらに秤量５Kg
のものでは400倍の増幅度を持つたアンプ回路を
必要とした。 このように、従来では各秤量に応じたアンプ回
路を必要とし、この点における単一化への改善が
要望されていた。 ＜発明の目的＞ この発明は、このような要望に応えるために成
されたもので、Ａ／Ｄ変換器の変換精度を落とさ
ずに、しかもその前段に配設されるアンプ回路を
変更しなくても、秤量の異なる各種の電子秤に簡
単に変更することができ、それ故に製造コストを
低減することがでできる新たな電子秤を提供する
ことを目的とする。 ＜発明の構成＞ この発明は、上記目的を達成するために次のよ
うな技術的手段を講じたものである。即ち、第一
の発明は、重量センサと、該センサから出力され
るアナログ信号を入力し、これを積分してそのア
ナログ信号レベルに応じたデジタル信号を出力す
る二重積分型Ａ／Ｄ変換器とを備えてなる電子秤
において、上記Ａ／Ｄ変換器におけるアナログ信
号の積分時間を、マイクロコンピユータのプログ
ラムで設定したソフト・タイマにより、当該秤の
秤量に応じて制御するように構成したものであ
り、また、第二の発明は、第一の発明と同様な電
子秤において、異なる複数の積分時間を記憶した
メモリと、当該複数の積分時間から所望のものを
選択する選択手段と、選択された積分時間で作動
するソフト・タイマとを設け、該ソフト・タイマ
により、上記Ａ／Ｄ変換器におけるアナログ信号
の積分時間を当該秤の秤量に応じて制御するよう
に構成したものであり、さらに第三の発明は、同
じく第一の発明と同様の電子秤において、積分時
間を手動の操作によつて設定する設定手段と、設
定された積分時間で作動するソフト・タイマとを
設け、該ソフト・タイマにより、上記Ａ／Ｄ変換
器におけるアナログ信号の積分時間を当該秤の秤
量に応じて制御するように構成したものである。 ＜実施例の構成＞ 以下、各発明の電子秤の実施例を図面に基づい
て説明する。 第１図、第２図、第３図は、それぞれ第一、第
二、第三の発明の各実施例のブロツク図である。 尚、これらの図では、同一態様部分については
同一符号を用いているので、この同一部分につい
ての説明は、一実施例についてのみ行い、各図に
ついての重複した説明は省略するものとする。 これらの図において、Ａはロードセルからなる
重量センサ、Ｂは当該センサＡの出力信号を増幅
するアンプ回路、Ｃ１，Ｃ２，Ｃ３はそれぞれ二
重積分型Ａ／Ｄ変換器、Ｄは当該Ａ／Ｄ変換器Ｃ
１，Ｃ２，Ｃ３のマイクロコンピユータ〔以下
CPUと称する〕５ａ〜５ｃによつて制御される
表示器、Ｅは上記CPU５ａ〜５ｃに単価、単量、
風袋重量等を設定する入力手段である。 上記二重積分型Ａ／Ｄ変換器Ｃ１，Ｃ２，Ｃ３
は、アナログスイツチ１と、積分器２と、比較器
３と、カウンタ４と、上記CPU５ａ〜５ｃと、
上記カウンタ４並びにCPU５ａ〜５ｃを駆動す
るクロツク発振器６とから構成される。 アナログスイツチ１は、基準電圧（Vref）、ア
ンプ出力電圧（アナログ信号）、接地電圧をそれ
ぞれ選択的に積分器２に入力するように構成され
ており、またそのスイツチの切り換え制御は、
CPU５ａ〜５ｃからの切り換え指令Saと、比較
器３からのカウントストツプ信号Sbとに基づい
て行われるように構成されている。即ち、比較器
３からカウントストツプ信号Sbが出力されると、
アナログスイツチ１の接点がｃ端子に切り換わつ
て積分器２のオフセツト補正が行われ、次に
CPU５ａ〜５ｃから切り換え指令Saが出力され
ると、今度は上記スイツチ１の接点がａ端子に切
り換わつて、アナログ信号の積分が開始される。
次にCPU５ａ〜５ｃから切り換え指令Saが出力
されると、今度は上記接点がｂ端子に切り換わ
り、これによりアナログ信号の積分から基準電圧
（Vref）による逆積分に切り換わる。そして、積
分器２の出力電圧が当初の積分開始電圧になる
と、比較器３からカウントストツプ信号Sbが出
力され、これにより上記接点がｃ端子に切り換わ
つて、次の切り換え指令Saが出力されるまでの
間、上記積分器２のオフセツト補正が行われる。
このような動作は、CPU５ａ〜５ｃに設定した
ソフト・タイマと指令により一定周期で繰り返し
行われる。 比較器３は、積分器２の出力電圧が当初の積分
開始電圧になると、上記アナログスイツチ１と、
カウンタ４と、CPU５ａ〜５ｃとにカウントス
トツプ信号Sbを出力するように構成されている。 カウンタ４は、逆積分開始のタイミングで出力
されるCPU５ａ〜５ｃからの指令Scでリセツト
され、同時にカウント動作を開始し、比較器３か
らのカウントストツプ信号Sbでカウント動作を
停止するように構成されている。 各CPU５ａ〜５ｃには、上記切り換え指令Sa
を所定のタイミングで出力するソフト・タイマが
備えられ、そのうち第１図のCPU５ａには、当
該タイマの設定時間が固定であるソフト・タイマ
が備えられ、また第２図、第３図の各CPU５ｂ，
５ｃには、その設定時間が可変であるソフト・タ
イマが備えられている。つまり、第２図のＡ／Ｄ
変換器Ｃ２には、異なる複数の設定時間を記憶し
たメモリ７と、当該複数の設定時間のうちから所
望のものを選択する選択手段８と、選択された設
定時間で作動するソフト・タイマとが設けられ
て、当該ソフト・タイマで上記アナログ信号の積
分時間を制御するように構成されており、また第
３図のＡ／Ｄ変換器Ｃ３には、上記アナログ信号
の積分時間を設定する設定手段９と、その設定時
間で作動するソフト・タイマとが設けられて、当
該ソフト・タイマで上記アナログ信号の積分時間
を制御するように構成されている。 これにより、第１図に示す電子秤においては、
上記ソフト・タイマを構成するプログラムを変更
することにより、また第２図、第３図に示す電子
秤においては、上記ソフト・タイマの設定時間を
変更することにより、それぞれ所望カウント数の
デジタル信号を得ることができる。したがつて、
当該Ａ／Ｄ変換器Ｃ１，Ｃ２，Ｃ３の前段に配設
されるアンプ回路Ｂの増幅度の変更が不要にな
り、当該電子秤を秤量の異なる各種の電子秤にそ
のまま転用することが可能になる。 例えば、20Kgのものを載荷した時の出力電圧が
20ｍｖになるように設計された重量センサＡと、
増幅度が100倍のアンプ回路Ｂとを使用して、秤
量がそれぞれ５Kg、10Kg、20Kgの電子秤を製作す
る時は、上記アナログ信号の積分時間を次表のよ
うに設定することにより、上記Ａ／Ｄ変換器Ｃ
１，Ｃ２，Ｃ３の最大出力カウント数を各秤にお
いて同一にすることができる。

【表】 第４図は、前記表に示す各積分時間で上記Ａ／
Ｄ変換器Ｃ１，Ｃ２，Ｃ３を動作させた場合の各
積分時間と出力カウント数との関係を示すタイム
チヤートである。 また、上記各実施例におけるCPU５ａ〜５ｃ
には、上記アナログスイツチ１に対する制御動作
の他に、秤としての通常の制御動作も併せて行う
ものであるが、必要とあらば、アナログスイツチ
１の切り換え制御専用のCPUと、秤を制御する
CPUとを別個に設けることもできる。 また、ソフト・タイマの設定時間は、当該設定
時間に相当するステツプ数によつて与えられるの
で、上記メモリ７には、一定ステツプ数が上記設
定時間として記憶されている。 上記選択手段８は、適宜な切り換えスイツチで
構成され、実施に際しては、計量レンジの切換ス
イツチとして使用されるものである。また設定手
段９は、デジタルスイツチ、テンキー、或いはデ
ツプスイツチ等で構成されるもので、それはまた
スパン調整手段としても使用されるものである。
即ち、スパン調整は、基準分銅載荷時のＡ／Ｄ変
換器の出力カウント数を、当該分銅重量に対応す
る基準カウント数と一致させることによつて行う
ことができるので、この出力カウント数を基準カ
ウント数に一致させる調整を、上記設定手段９に
よる積分時間の調整によつて行つてやれば、秤の
スパン調整を行うことができるのである。 第５図は、以上の各実施例において、カウンタ
４の出力ポート数には制約されずに、上記Ａ／Ｄ
変換器Ｃ１，Ｃ２，Ｃ３の出力カウント数を、即
ち当該Ａ／Ｄ変換器の分解能を自由に上げること
ができる他の構成を示したものである。 即ち、第５図の１０はカウンタ４のオーバーフ
ロー信号Sdをラツチするフリツプ・フロツプで、
上記オーバーフロー信号Sdがフリツプ・フロツ
プ１０のセツト端子Ｓに入力されると、フリツ
プ・フロツプ１０のＱ出力がＨレベルになり、次
にCPU５ａ〜５ｃがこのＨレベルのＱ出力を読
み込むと、当該カウンタ４のオーバーフロー回数
を＋１して、当該フリツプ・フロツプ１０をリセ
ツトするように構成されており、また上記CPU
５ａ〜５ｃは、比較器３のカウントストツプ信号
Sbを読み込むと、それまでに計数したオーバー
フロー回数と、カウンタ４の出力カウント数Se
とから総出力カウント数を算出するように構成さ
れている。これにより、カウンタ４の構成には制
約されずに、上記Ａ／Ｄ変換器Ｃ１，Ｃ２，Ｃ３
の出力カウント数を増加させることができ、それ
に伴つて分解能も自由に上げることができる。 もつとも、カウンタ４の最上位桁を上記のオー
バーフロー信号として読み取る時は、上記のフリ
ツプ・フロツプ１０を省略することができる。 ＜実施例の作用＞ 次に各実施例のCPU５ａ〜５ｃの制御動作を
説明するが、第１図に示すCPU５ａの制御動作
は、第２図に示すCPU５ｂの制御動作に包含さ
れるので、ここでは第２図のCPU５ｂの制御動
作を説明することで、上記CPU５ａの制御動作
の説明に代えるものとする。 第６図は、第２図に示すCPU５ｂの制御動作
の一例を示したフローチヤートで、イニシヤル時
には、比較器３からのカウントストツプ信号Sb
によつてアナログスイツチ１の接点がｃ端子に接
続されているものとする。 このような状態で制御プログラムを走らすと、
CPU５ｂは、選択手段８をチエツクして積分時
間の指定モードを判別し（ステツプ−１）、続い
てそれに応じた指定フラツグをセツトして（ステ
ツプ−２）、アナログスイツチ１の接点をｃ端子
からａ端子に切り換える指令Saを出力する（ス
テツプ−３）。これによりアナログ信号の積分が
開始される。 次にCPU５ｂは、秤としての他の処理〔演算
処理、キー入力処理、表示処理等〕を実行しなが
ら、その処理ステツプ数から積分時間を監視し、
該積分時間が指定フラツグに対応する積分時間と
等しくなると、次のステツプ−５で、アナログス
イツチ１の接点をｂ端子に切り換える指令Saを
出力し、同時にカウンタ４にそのリセツトとスタ
ートを惹起させる指令Scを出力する。これによ
りアナログ信号の積分が終了し、続いて基準電圧
による逆積分とカウンタ４のカウント動作とが開
始される。 第７図は、第６図におけるステツプ−４の詳細
なフローチヤートの一例を示したもので、ここで
はステツプ・カウンタを用いて、その処理ステツ
プ数から積分時間を監視するようにしている。即
ち、まずステツプ・カウンタを０にセツトし（ス
テツプ−40）、続いて上記指定フラツグを判別し
て（ステツプ−41）、当該指定フラツグに対応す
る積分時間の監視を行う〔即ち、指定された積分
時間に相当する記憶ステツプ数と、上記ステツ
プ・カウンタのカウント数とを比較して、両者の
一致を判別する…ステツプ−42〕。判別の結果、
両者が不一致であれば、ステツプ・カウンタを＋
１〔破線で囲む処理を挿入する時は、一定ステツ
プ数をカウント〕して、再びステツプ−41の処理
に戻る（ステツプ−43）。かかるループ処理を何
回か繰り返すうち、記憶ステツプ数とステツプ・
カウンタのカウント数とが一致すると、このルー
プを抜けて、第６図に示すステツプ−５の処理に
移行する。また、このループを回る間に、他の処
理も併せて行う時は、破線で示すように、ステツ
プ−43とステツプ−41との間で、一定ステツプ数
の処理を実行する。 このようにしてステツプ−５の処理が終了する
と、次にCPU５ｂは一定周期で比較器３のカウ
ントストツプ信号Sbをチエツクし（ステツプ−
９）、そのチエツク処理の合間に一定ステツプ数
の他の処理を実行する（ステツプ−６）。また第
５図のように、カウンタ４のオーバーフロー信号
Sdをチエツクするようにした時は、上記ステツ
プ−６とステツプ−９との間で、第６図に破線で
示したような処理を実行する。即ち、カウンタ４
がオーバーフロー信号Sdを出力するまでの時間
よりも短い時間内で、一定ステツプ数の他の処理
を実行し（ステツプ−６）、それが終了すると、
フリツプ・フロツプ１０のＱ出力をチエツクする
（ステツプ−７）。この場合、初回ではＱ出力はＬ
レベルであるので、ステツプ−８をスキツプし
て、カウントストツプ信号Sbのチエツク処理
（ステツプ−９）に移行する。チエツクの結果、
カウントストツプ信号SbがＬレベルであれば、
再びステツプ−６の処理に戻つて同様な処理を繰
り返す。そしてこのステツプ−６の処理を終了し
た時には、フリツプ・フロツプ１０のＱ出力はＨ
レベルに切り換わつているので、次のステツプ−
８でオーバーフロー回数を＋１し、続いてフリツ
プ・フロツプ１０をリセツトする信号を出力す
る。 また、上記ステツプ−９で比較器３のカウン
ト・ストツプ信号Sbをチエツクした結果、それ
がＬレベルであれば、前述と同様な処理を繰り返
し、また、Ｈレベルであれば、基準電圧による逆
積分と、上記接点のｃ端子への切り換わりとが終
了しているので、次のステツプ−10で、カウンタ
４のカウント値Seを入力し、これを記憶する。 そして、オーバーフロー回数をチエツクするよ
うにした時は、ステツプ−８で求めたオーバーフ
ロー回数とカウンタ４のカウント値とから総出力
カウント数を算出し（ステツプ−11）、また、オ
ーバーフロー回数をチエツクしない時は、このよ
うな処理を省略して、続くステツプで一定ステツ
プ数の処理を行つた後、再び当初のステツプ−１
に戻つて、以上の制御動作を繰り返す。 尚、第１図に示す実施例は、以上のような積分
時間の変更を要さないので、この場合のCPUの
制御動作からは、上記ステツプ１とステツプ２、
並びにステツプ41とステツプ42の各処理が省略さ
れる。 第８図は、第３図のCPU５ｃの制御動作の一
例を示すフローチヤートで、ここでは第６図に対
して相違する部分のみを示している。即ち、この
場合には、前記ステツプ−１、ステツプ２の処理
に換えて、設定時間をステツプ数に変換し、これ
を記憶する処理（ステツプ−01）が新たに挿入さ
れるとともに、ステツプ−３とステツプ−５との
間に挿入される処理が、第７図に示したものに比
して、図示の如く簡略化される。 ＜発明の効果＞ 以上説明したように、各発明は、重量センサ
と、その出力アナログ信号をデジタル信号に変換
する二重積分型Ａ／Ｄ変換器とを備えてなる電子
秤において、上記アナログ信号の積分時間をマイ
クロコンピユータのプログラムで設定したソフ
ト・タイマで制御するようにしたので、上記Ａ／
Ｄ変換器に対する入力レベルを調整せずとも、当
該ソフト・タイマの設定時間を変更するだけで簡
単に所望カウント数のデジタル信号を得ることが
できる。したがつて、共通仕様のアンプ回路を秤
量の異なる各種の電子秤に使用することが可能と
なり、その製造コストを下げることができる。 また、第二、第三の発明においては、ソフト・
タイマの設定時間が簡単に変更できるので、上記
Ａ／Ｄ変換器の変換速度や分解能を秤の仕様に応
じたものに変更することが極めて容易となり、し
たがつて、秤の仕様変更に伴うＡ／Ｄ変換器の開
発コストも低減することができる。 また、第三の発明では、デジタルスイツチ等か
らなる設定手段を操作することにより、直接秤の
スパン調整を行うことができるので、従来必要と
したスパン調整回路等を省略することができる。
したがつて、秤のアンプ基板等を製作する工程数
が少なくなり、その分だけ製造コストを低減する
ことができる。また、上記発明におけるスパン調
整は、Ａ／Ｄ変換器を駆動するクロツクと同期し
たデジタル量で行うので、Ａ／Ｄ変換器の入力レ
ベル〔アナログ量〕を調整する従来のスパン調整
に比して、その調整操作が極めて簡単となり、か
つ、確実となる。 また、Ａ／Ｄ変換器の総出力カウント数を、当
該Ａ／Ｄ変換器のカウンタのカウント数と、当該
カウンタのオーバーフロー回数とから算出するよ
うにしたので、上記カウンタの出力ポート数に制
約されずに出力カウント数を増加させることがで
き、したがつて、当該Ａ／Ｄ変換器の分解能を必
要なだけ自由に増加することができる。

【図面の簡単な説明】

第１図、第２図、第３図は、それぞれ第一、第
二、第三の発明に係る一実施例のブロツク図、第
４図は、アナログ信号の積分時間を変更した場合
の出力カウント数と積分時間との関係を示すタイ
ムチヤート、第５図は上記各実施例において、カ
ウンタのオーバーフロー信号をチエツクするよう
に構成した場合の主要部の一例を示すブロツク
図、第６図は第２図に示した実施例における
CPU５ｂの制御動作の一例を示すフローチヤー
ト、第７図は第６図に示したステツプ−４の詳細
な動作を示すフローチヤート、第８図は第３図に
示した実施例におけるCPU５ｃの制御動作の一
部分を示すフローチヤートである。 Ａ……重量センサ（ロードセル）、Ｃ１，Ｃ２，
Ｃ３……二重積分型Ａ／Ｄ変換器、５ａ，５ｂ，
５ｃ……マイクロコンピユータ、７……メモリ、
８……選択手段、９……設定手段。

Claims (1)

1. 【特許請求の範囲】 １ 重量センサと、該センサから出力されるアナ
   ログ信号を入力し、これを積分してアナログ信号
   レベルに応じたデジタル信号を出力する二重積分
   型Ａ／Ｄ変換器とを備えてなる電子秤において、
   上記Ａ／Ｄ変換器におけるアナログ信号の積分時
   間を、マイクロコンピユータのプログラムで設定
   したソフト・タイマにより、当該秤の秤量に応じ
   て制御するようにしたことを特徴とする電子秤。 ２ 重量センサと、該センサから出力されるアナ
   ログ信号を入力し、これを積分してそのアナログ
   信号レベルに応じたデジタル信号を出力する二重
   積分型Ａ／Ｄ変換器とを備えてなる電子秤におい
   て、異なる複数の積分時間を記憶したメモリと、
   当該複数の積分時間から所望のものを選択する選
   択手段と、選択された積分時間で作動するソフ
   ト・タイマとを設けて、当該ソフト・タイマによ
   り、上記Ａ／Ｄ変換器におけるアナログ信号の積
   分時間を当該秤の秤量に応じて制御するようにし
   たことを特徴とする電子秤。 ３ 重量センサと、該センサから出力されるアナ
   ログ信号を入力し、これを積分してそのアナログ
   信号レベルに応じたデジタル信号を出力する二重
   積分型Ａ／Ｄ変換器とを備えてなる電子秤におい
   て、積分時間を手動の操作によつて設定する設定
   手段と、設定された積分時間で作動するソフト・
   タイマとを設けて、当該ソフト・タイマにより、
   上記Ａ／Ｄ変換器におけるアナログ信号の積分時
   間を当該秤の秤量に応じて制御するようにしたこ
   とを特徴とする電子秤。