JPH056310A - 電子装置 - Google Patents

Abstract

(57)【要約】 【目的】外部から与えられる動作プログラムを保護し、
破壊を防止する。 【構成】動作プログラムを格納するためのＲＡＭ４２
と、他のデータを格納するためのＲＡＭ４３とを設け
る。ともにクリア端子にリセット信号が入力される出力
ポート４５とフリップフロップ４６とを、出力ポート４
５の出力をクロックとしてフリップフロップ４６に供給
すべく接続する。フリップフロップ４６の入力端は
「Ｈ」レベル固定とする。フリップフロップ４６の出力
とＣＰＵ４１から出力されるライト信号とのＡＮＤをＡ
ＮＤゲート４７で取り、ＡＮＤゲート４７の出力をＲＡ
Ｍ４２にライト信号として供給する。そしてＣＰＵ４１
はパワーオン時に主装置１から与えられた動作プログラ
ムをＲＡＭ４２に格納するとともに、動作プログラムの
格納を完了すると、出力ポート４５に「Ｈ」レベルの信
号を与え、ＡＮＤゲート４７を閉じる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主装置から与えられる
動作プログラムに基づいて動作する電子装置に関する。

【０００２】

【従来の技術】構内交換機（ＰＢＸ）と多機能電話機と
で構成されるシステムのうちの１つとして、多機能電話
機がＰＢＸから与えられた動作プログラムに基づいて動
作するシステムがある。

【０００３】図３はこのようなシステムの要部構成例を
示すブロック図である。図中、１は例えばＰＢＸなどの
主装置、２は多機能電話機などの従属装置である。従属
装置２はＣＰＵ２１、通信制御回路２２、ＲＡＭ２３、
ＲＯＭ２４およびアドレスデコーダ２５を有して構成さ
れている。

【０００４】主装置１には従属装置２の動作プログラム
が収容されており、通信線３を介して主装置１と従属装
置２とが接続されると、主装置１は通信線３を介して従
属装置２に動作プログラムを伝送する。従属装置２で
は、通信線３を介して伝送された動作プログラムを通信
制御回路２２で受信し、この動作プログラムをＣＰＵ２
１がＲＯＭ２４に予め格納されている基本プログラムに
基づいてＲＡＭ２３に格納する。そして動作プログラム
の全てをＲＡＭ２３に格納し終わったら、ＣＰＵ２１は
ＲＡＭ２３に格納された動作プログラムに基づいての動
作を行う。

【０００５】ところで、ＲＡＭ２３にはＣＰＵ２１が動
作する上で使用するためのレジスタ等としての領域が割
り当てられており、ＲＡＭ２３には種々のデータの書き
込みが行われる。このため、ＣＰＵ２１の誤動作やアド
レス信号へのノイズの混入などにより、指定アドレスが
動作プログラムの格納領域に化けてしまうと動作プログ
ラムが破壊されてしまう。

【０００６】

【発明が解決しようとする課題】以上のように従来は、
外部から与えられる動作プログラムと他のデータとを同
一のＲＡＭに格納しているため、データの格納時に誤っ
て動作プログラムを破壊してしまい、動作不能となって
しまうおそれがあった。

【０００７】本発明はこのような事情を考慮してなされ
たものであり、その目的とするところは、外部から与え
られる動作プログラムを保護し、破壊することを防止で
きる電子装置を提供することにある。

【０００８】

【課題を解決するための手段】本発明は、動作プログラ
ムを記憶するための第１の記憶手段と、データを記憶す
るための第２の記憶手段と、例えば主装置などの他装置
から与えられた動作プログラムを前記第１の記憶手段に
格納する動作プログラム格納制御手段と、前記他装置か
ら与えられた動作プログラムの全てが前記動作プログラ
ム格納制御手段により前記第１の記憶手段に格納された
ことを検出する取込み終了検出手段とを備え、取込み終
了検出手段により動作プログラムの全てが前記第１の記
憶手段に格納されたことが検出されたことに応じて、以
降における前記第１の記憶手段へのデータの書き込みを
禁止するようにした。

【０００９】

【作用】このような手段を講じたことにより、他装置か
ら与えられた動作プログラムは動作プログラム格納制御
手段によって第１の記憶手段に格納されるとともに、取
込み終了検出手段により前記他装置から与えられた動作
プログラムの全てが前記動作プログラム格納制御手段に
より前記第１の記憶手段に格納されたことが検出された
ことに応じて、以降における前記第１の記憶手段へのデ
ータの書き込みが禁止される。従って、動作プログラム
の格納後には第１の記憶手段にはデータの書き込みは一
切行われない。

【００１０】

【実施例】以下、図面を参照して本発明の一実施例に付
き説明する。図１は本実施例に係る電子装置を適用して
構成されたシステムの要部構成を示すブロック図であ
る。なお、図３と同一部分には同一符号を付し、詳細な
説明は省略する。

【００１１】図中、４は本実施例に係る電子装置を適用
してなる従属装置である。この従属装置４は、通信制御
回路２２、ＲＯＭ２４、バス２６、ＣＰＵ４１、ＲＡＭ
４２，４３、アドレスデコーダ４４、出力ポート４５、
フリップフロップ４６およびＡＮＤゲート（負論理）４
７を有して構成されている。

【００１２】このうち、通信制御回路２２、ＲＯＭ２
４、ＣＰＵ４１、ＲＡＭ４２，４３は、バス２６を介し
て互いに接続されている。ＲＡＭ４２は、第１の記憶手
段に対応するものであり、動作プログラムを格納するた
めのものである。またＲＡＭ４３は、第２の記憶手段に
対応するものであり、種々のデータを格納するためのも
のである。これらのＲＡＭ４２，４３およびＲＯＭ２４
は、ＣＰＵ４１から出力されたアドレス信号（上位数ビ
ット）をアドレスでコーダ４４でデコードして得られた
データによって択一的に選択される。

【００１３】出力ポート４５は、ＣＰＵ４１から出力さ
れる制御信号が入力端子に、またパワーオンで「Ｌ」レ
ベルとなるリセット信号がクリア端子にそれぞれ入力さ
れている。そして出力端子は、フリップフロップ４６の
クロック端子に接続されている。フリップフロップ４６
は、入力端子に＋５Ｖが、またクリア端子にリセット信
号がそれぞれ入力されている。そして出力端子は、ＡＮ
Ｄゲート４７の一方の入力端子に接続されている。ＡＮ
Ｄゲート４７の他方の入力端子には、ＣＰＵ４１から出
力されるライト信号が入力されている。そしてＡＮＤゲ
ート４７の出力端子はＲＡＭ４２のライト信号入力端子
に接続されている。

【００１４】次に以上のように構成された従属装置４の
動作を説明する。まず、従属装置４がパワーオンされる
と、リセット信号が「Ｌ」レベルとなり、ＣＰＵ４１、
出力ポート４５およびフリップフロップ４６がリセット
される。出力ポート４５およびフリップフロップ４６は
リセットされると、その出力はともに「Ｌ」レベルとな
っている。

【００１５】さて、ＣＰＵ４１はリセットがなさされた
のちには、ＲＯＭ２４に格納されている基本プログラム
に基づいて図２に示すような処理を行う。すなわち、ま
ずステップａにおいて、主装置１から出力されて通信線
３を介して伝送された動作プログラムを通信制御回路２
２に受信させる。続いてＣＰＵ４１はステップｂにおい
て、通信制御回路２２が受信した動作プログラムを動作
プログラム格納用であるＲＡＭ４２に格納する。すなわ
ち、ＲＯＭ２４に格納された基本プログラムおよびＣＰ
Ｕ４１により、動作プログラム格納制御手段が構成され
ている。

【００１６】そしてＣＰＵ４１はステップｃにおいて、
主装置１から与えられる動作プログラムの全ての受信お
よび格納が完了したか否かの判断を行い、完了するまで
ステップａおよびステップｂの処理を繰り返し行う。こ
の際、フリップフロップ４６の出力は「Ｌ」レベルであ
るためにＡＮＤゲート４７はＯＮ状態にあり、ＣＰＵ４
１から出力されるライト信号はＲＡＭ４２に供給可能で
あり、ＲＡＭ４２は書き込みが可能な状態にある。

【００１７】全ての動作プログラムの取り込みが完了す
ると、ＣＰＵ４１は処理をステップｃからステップｄに
移行する。ＣＰＵ４１はステップｄでは、出力ポート４
５に対する制御信号を「Ｈ」レベルとする。そうする
と、出力ポート４５の出力は「Ｌ」レベルから「Ｈ」レ
ベルに変わる。従ってＡＮＤゲート４７はＯＦＦ状態と
なり、ＣＰＵ４１から出力されるライト信号は遮断され
てＲＡＭ４２には供給されない。このためＲＡＭ４２は
書き込み禁止状態となる。すなわち、出力ポート４５、
フリップフロップ４６およびＡＮＤゲート４７が書込禁
止手段を、またＲＯＭ２４に格納された基本プログラム
およびＣＰＵ４１が取込み終了検出手段をそれぞれ構成
している。

【００１８】こののち、ＣＰＵ４１は処理をステップｅ
に移行し、ＲＡＭ４２に格納した動作プログラムに基づ
いての動作を行う。ＣＰＵ４１は、この動作プログラム
に基づいての動作の際に取り扱うデータはＲＡＭ４３に
格納する。

【００１９】以上のように本実施例によれば、データの
ＲＡＭ４３への格納を行う際に、ＣＰＵ４１の誤動作ま
たはノイズの混入などによりアドレスがＲＡＭ４２のア
ドレスに化けたとしても、ＲＡＭ４２にはライト信号が
供給されていないからＲＡＭ４２へのデータの書込は行
われず、ＲＡＭ４２に格納されている動作プログラムは
保護される。なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨を逸脱しない範囲で種々の変
形実施が可能である。

【００２０】

【発明の効果】本発明によれば、動作プログラムを記憶
するための第１の記憶手段と、データを記憶するための
第２の記憶手段と、例えば主装置などの他装置から与え
られた動作プログラムを前記第１の記憶手段に格納する
動作プログラム格納制御手段と、前記他装置から与えら
れた動作プログラムの全てが前記動作プログラム格納制
御手段により前記第１の記憶手段に格納されたことを検
出する取込み終了検出手段とを備え、取込み終了検出手
段により動作プログラムの全てが前記第１の記憶手段に
格納されたことが検出されたことに応じて、以降におけ
る前記第１の記憶手段へのデータの書き込みを禁止する
ようにしたので、外部から与えられる動作プログラムを
保護し、破壊することを防止できる電子装置となる。

【図面の簡単な説明】

【図１】 本発明の一実施例に係る電子装置を適用して
構成されたシステムの要部構成を示すブロック図。

【図２】 図１中のＣＰＵ４１の処理手順を示すフロー
チャート。

【図３】 従来技術を説明する図。

【符号の説明】

１…主装置、３…通信線、４…従属装置、２２…通信制
御回路、２４…ＲＯＭ、２６…バス、４１…ＣＰＵ、４
２…ＲＡＭ（動作プログラム格納用）、４３…ＲＡＭ
（データ格納用）、４４…アドレスデコーダ、４５…出
力ポート、４６…フリップフロップ、４７…ＡＮＤゲー
ト（負論理）。

Claims (1)

1. 【特許請求の範囲】 【請求項１】 所定時点に他装置から与えられる動作プ
   ログラムを受け取り、以降ではこの動作プログラムに基
   づいて動作するとともに、動作中には種々のデータを記
   憶保持することが必要な電子装置において、前記動作プ
   ログラムを記憶するための第１の記憶手段と、前記デー
   タを記憶するための第２の記憶手段と、前記他装置から
   与えられた動作プログラムを前記第１の記憶手段に格納
   する動作プログラム格納制御手段と、前記他装置から与
   えられた動作プログラムの全てが前記動作プログラム格
   納制御手段により前記第１の記憶手段に格納されたこと
   を検出する取込み終了検出手段と、この取込み終了検出
   手段により動作プログラムの全てが前記第１の記憶手段
   に格納されたことが検出されたことに応じて、以降にお
   ける前記第１の記憶手段へのデータの書き込みを禁止す
   る書込禁止手段とを具備したことを特徴とする電子装
   置。