JPH0563149A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0563149A JPH0563149A JP3224186A JP22418691A JPH0563149A JP H0563149 A JPH0563149 A JP H0563149A JP 3224186 A JP3224186 A JP 3224186A JP 22418691 A JP22418691 A JP 22418691A JP H0563149 A JPH0563149 A JP H0563149A
- Authority
- JP
- Japan
- Prior art keywords
- junction
- junction diode
- crystal defect
- inverter circuit
- diffusion electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000013078 crystal Substances 0.000 claims abstract description 17
- 230000007547 defect Effects 0.000 claims abstract description 14
- 238000009792 diffusion process Methods 0.000 claims abstract description 10
- 230000005669 field effect Effects 0.000 claims abstract description 6
- 230000015556 catabolic process Effects 0.000 claims abstract description 4
- 239000000758 substrate Substances 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 4
- 230000010354 integration Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 239000010410 layer Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000012925 reference material Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】（１）単結晶半導体のｐ−ｎ接合部に少なくと
も１個の結晶欠陥を有すること、および（２）ＭＯＳ型
電界効果トランジスタと、そのドレイン拡散電極に形成
した結晶欠陥のあるｐ−ｎ接合ダイオードとを直列に接
続し、ドレイン拡散電極から出力をとりだすことによ
り、ｐ−ｎ接合ダイオードの逆方向耐圧リーク電流を負
荷抵抗とする負荷抵抗型インバータ回路を構成する。 【効果】結晶欠陥を有するｐ−ｎ接合ダイオードを負荷
抵抗体とすることにより、１メガオームから１テラオー
ム程度の高抵抗の負荷抵抗体が結晶欠陥数の制御などに
より容易に、且つ精度よく形成でき、集積度も向上す
る。またサブミクロン加工で形成されたインバータ回路
に使用すれば低消費電力で且つ高速となる。
も１個の結晶欠陥を有すること、および（２）ＭＯＳ型
電界効果トランジスタと、そのドレイン拡散電極に形成
した結晶欠陥のあるｐ−ｎ接合ダイオードとを直列に接
続し、ドレイン拡散電極から出力をとりだすことによ
り、ｐ−ｎ接合ダイオードの逆方向耐圧リーク電流を負
荷抵抗とする負荷抵抗型インバータ回路を構成する。 【効果】結晶欠陥を有するｐ−ｎ接合ダイオードを負荷
抵抗体とすることにより、１メガオームから１テラオー
ム程度の高抵抗の負荷抵抗体が結晶欠陥数の制御などに
より容易に、且つ精度よく形成でき、集積度も向上す
る。またサブミクロン加工で形成されたインバータ回路
に使用すれば低消費電力で且つ高速となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、ｐ
−ｎ接合ダイオードに関し、とりわけ負荷抵抗とトラン
ジスタを直列に結線するように配したインバータ回路を
構成することを特徴とする集積回路を対象とする。
−ｎ接合ダイオードに関し、とりわけ負荷抵抗とトラン
ジスタを直列に結線するように配したインバータ回路を
構成することを特徴とする集積回路を対象とする。
【０００２】
【従来の技術】従来、半導体集積回路装置の基本要素で
あるインバータ回路の負荷抵抗体としては、ＭＯＳ型半
導体集積回路装置を例にとると、図２（ａ）に示す如
く、Ｐ型半導体基板１１にソース領域１２、ドレイン領
域１３を形成するためにＮ+型の拡散層が２個形成され
ている。また、前記ソース領域１２、ドレイン領域１３
の間には、酸化膜１４を介して多結晶シリコン・ゲート
１５が形成されている。これらソース、ゲート、ドレイ
ン領域はフィールド酸化膜１６に囲繞された領域内に形
成される。インバータの負荷抵抗１８は、多結晶シリコ
ンに導電決定不純物元素をイオン打ち込みして形成さ
れ、層間絶縁膜としての誘電体膜１７を介してコンタク
ト孔を通しアルミニュウム配線１９が形成される。図２
（ｂ）は、前記半導体回路装置の回路図を、符号を用い
て示したインバータ回路図である。
あるインバータ回路の負荷抵抗体としては、ＭＯＳ型半
導体集積回路装置を例にとると、図２（ａ）に示す如
く、Ｐ型半導体基板１１にソース領域１２、ドレイン領
域１３を形成するためにＮ+型の拡散層が２個形成され
ている。また、前記ソース領域１２、ドレイン領域１３
の間には、酸化膜１４を介して多結晶シリコン・ゲート
１５が形成されている。これらソース、ゲート、ドレイ
ン領域はフィールド酸化膜１６に囲繞された領域内に形
成される。インバータの負荷抵抗１８は、多結晶シリコ
ンに導電決定不純物元素をイオン打ち込みして形成さ
れ、層間絶縁膜としての誘電体膜１７を介してコンタク
ト孔を通しアルミニュウム配線１９が形成される。図２
（ｂ）は、前記半導体回路装置の回路図を、符号を用い
て示したインバータ回路図である。
【０００３】この他、負荷抵抗体としてＭＯＳ型電界効
果素子そのものを抵抗体として用いたインバータ回路、
基板半導体材料に導電決定不純物を拡散あるいはイオン
打ち込みして形成した、いわゆる拡散層抵抗体を用いた
インバータ回路などがある。 参考資料： 特公平２ー４３３４６
果素子そのものを抵抗体として用いたインバータ回路、
基板半導体材料に導電決定不純物を拡散あるいはイオン
打ち込みして形成した、いわゆる拡散層抵抗体を用いた
インバータ回路などがある。 参考資料： 特公平２ー４３３４６
【０００４】
【発明が解決しようとする課題】しかし、前記いずれの
方式においても、基板平面に平行に横方向に抵抗体が形
成されるため抵抗体の占有面積が大となり、集積度が向
上しないという課題があった。
方式においても、基板平面に平行に横方向に抵抗体が形
成されるため抵抗体の占有面積が大となり、集積度が向
上しないという課題があった。
【０００５】本発明は、上記課題を解決するために、新
しい半導体装置を提供することを目的とする。
しい半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決し、上記
目的を達成するために、本発明は半導体装置に関し、
（１） 単結晶半導体のｐ−ｎ接合部に少なくとも１個
の結晶欠陥を有する手段をとること、および（２） 基
板中に形成したＭＯＳ型電界効果トランジスタと、前記
ＭＯＳ型電界効果トランジスタのソース及びドレイン
を形成する拡散電極の一方に前記拡散電極と反対導電型
の不純物を導入することによって形成したｐ−ｎ接合ダ
イオードとを直列に接続するとともに、前記ｐ−ｎ接合
ダイオードの接合部には少なくとも１個の結晶欠陥を形
成し、かつ前記ｐ−ｎ接合ダイオードの逆方向耐圧リー
ク電流を用いて負荷抵抗を形成し、かつ前記ｐ−ｎ接合
ダイオードが接続される前記拡散電極から出力を取り出
して負荷抵抗型インバータ回路を構成する手段をとるこ
と、などの手段をとる。
目的を達成するために、本発明は半導体装置に関し、
（１） 単結晶半導体のｐ−ｎ接合部に少なくとも１個
の結晶欠陥を有する手段をとること、および（２） 基
板中に形成したＭＯＳ型電界効果トランジスタと、前記
ＭＯＳ型電界効果トランジスタのソース及びドレイン
を形成する拡散電極の一方に前記拡散電極と反対導電型
の不純物を導入することによって形成したｐ−ｎ接合ダ
イオードとを直列に接続するとともに、前記ｐ−ｎ接合
ダイオードの接合部には少なくとも１個の結晶欠陥を形
成し、かつ前記ｐ−ｎ接合ダイオードの逆方向耐圧リー
ク電流を用いて負荷抵抗を形成し、かつ前記ｐ−ｎ接合
ダイオードが接続される前記拡散電極から出力を取り出
して負荷抵抗型インバータ回路を構成する手段をとるこ
と、などの手段をとる。
【０００７】
【作用】半導体装置の構成要素であるｐ−ｎ接合領域の
耐圧特性における接合電流リークが小にて、かつリーク
レベルが結晶欠陥によって制御できることを利用して、
高抵抗の負荷抵抗として用いるならば、上記課題を解決
できる作用がある。
耐圧特性における接合電流リークが小にて、かつリーク
レベルが結晶欠陥によって制御できることを利用して、
高抵抗の負荷抵抗として用いるならば、上記課題を解決
できる作用がある。
【０００８】
【実施例】以下、実施例を用いて本発明を詳述する。
【０００９】図１（ａ）は、本発明によるＭＯＳ型半導
体集積回路装置のおけるインバータ回路構成の実施例を
示す。同図において、Ｐ型半導体基板９にＮ型の拡散層
を２個形成して、ソース領域１とドレイン領域２とが形
成されている。そしてソース領域と接してＰ型の接合領
域３が形成され、Ｐ−Ｎダイオード接合が形成されると
ともに、該Ｐ−Ｎダイオード接合の接合部の少なくとも
空乏層内にイオン打ち込み処理や電子ビーム照射処理な
どにより、結晶欠陥（⊥）１０が少なくとも１個形成さ
れている。そして半導体基板上面にはゲート酸化膜４が
形成され、その上にゲート電極５が多結晶シリコンで形
成されている。これらゲート領域４、５、ｐ−ｎ接合領
域３、ソース領域１、ドレイン領域２はフィールド酸化
膜ん６によって囲繞されている。さらに、層間絶縁膜と
しての誘電体膜７を介してコンタクト孔を通してアルミ
ニュウム配線８が行われている。図２（ｂ）は、前記半
導体回路装置の回路図を符号を用いて示したインバータ
回路図である。
体集積回路装置のおけるインバータ回路構成の実施例を
示す。同図において、Ｐ型半導体基板９にＮ型の拡散層
を２個形成して、ソース領域１とドレイン領域２とが形
成されている。そしてソース領域と接してＰ型の接合領
域３が形成され、Ｐ−Ｎダイオード接合が形成されると
ともに、該Ｐ−Ｎダイオード接合の接合部の少なくとも
空乏層内にイオン打ち込み処理や電子ビーム照射処理な
どにより、結晶欠陥（⊥）１０が少なくとも１個形成さ
れている。そして半導体基板上面にはゲート酸化膜４が
形成され、その上にゲート電極５が多結晶シリコンで形
成されている。これらゲート領域４、５、ｐ−ｎ接合領
域３、ソース領域１、ドレイン領域２はフィールド酸化
膜ん６によって囲繞されている。さらに、層間絶縁膜と
しての誘電体膜７を介してコンタクト孔を通してアルミ
ニュウム配線８が行われている。図２（ｂ）は、前記半
導体回路装置の回路図を符号を用いて示したインバータ
回路図である。
【００１０】
【発明の効果】本発明により、結晶欠陥を有するｐ−ｎ
接合ダイオードを負荷抵抗体とすることにより、１メガ
オームから１テラオーム程度の高抵抗の負荷抵抗体が結
晶欠陥数の制御などにより容易に、且つ精度よく形成さ
れ、その占める面積も小となるため、集積度の高い集積
回路を形成することができる。この様な高負荷抵抗を用
いたインバータ回路では、サブミクロン加工で形成され
た集積回路の場合、特に有効であり、低消費電力で且つ
高速の集積回路を構成できる。
接合ダイオードを負荷抵抗体とすることにより、１メガ
オームから１テラオーム程度の高抵抗の負荷抵抗体が結
晶欠陥数の制御などにより容易に、且つ精度よく形成さ
れ、その占める面積も小となるため、集積度の高い集積
回路を形成することができる。この様な高負荷抵抗を用
いたインバータ回路では、サブミクロン加工で形成され
た集積回路の場合、特に有効であり、低消費電力で且つ
高速の集積回路を構成できる。
【図１】 （ａ）は本発明によるＭＯＳ型集積回路装置
の一例を示す断面構造図、（ｂ）はそのインバータ回路
図。
の一例を示す断面構造図、（ｂ）はそのインバータ回路
図。
【図２】 （ａ）は従来のＭＯＳ型集積回路装置の一例
を示す断面構造図、（ｂ）はそのインバータ回路図。
を示す断面構造図、（ｂ）はそのインバータ回路図。
９、１１・・・半導体基板 １、１２・・・ソース領域 ２、１３・・・ドレイン領域 ４、１４・・・酸化膜 ５、１５・・・ゲート電極 ６、１６・・・フィールド酸化膜 ７、１７・・・層間絶縁膜 ８、１９・・・アルミニュウム配線 １８・・・多結晶シリコン抵抗領域 ３・・・ｐ−ｎ接合領域 １０・・・結晶欠陥（⊥） ＶDD・・・電源電圧 ＶCC・・・基板電圧 ＶIN・・・入力電圧 ＶOUT・・・出力電圧 Ｒ・・・抵抗 ⊥・・・結晶欠陥
Claims (2)
- 【請求項１】 単結晶半導体のｐ−ｎ接合部には少なく
とも１個の結晶欠陥を有することを特徴とする半導体装
置。 - 【請求項２】 基板中に形成されたＭＯＳ型電界効果ト
ランジスタと、前記ＭＯＳ型電界効果トランジスタのソ
ース及びドレインを形成する拡散電極の一方に前記拡散
電極と反対導電型の不純物を導入することによって形成
されたｐ−ｎ接合ダイオードとが直列に接続されるとと
もに、前記ｐ−ｎ接合ダイオードの接合部には少なくと
も１個の結晶欠陥を形成し、かつ前記ｐ−ｎ接合ダイオ
ードの逆方向耐圧リーク電流を用いて負荷抵抗を形成
し、かつ前記ｐ−ｎ接合ダイオードが接続される前記拡
散電極から出力を取り出して負荷抵抗型インバータ回路
を構成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224186A JPH0563149A (ja) | 1991-09-04 | 1991-09-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224186A JPH0563149A (ja) | 1991-09-04 | 1991-09-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563149A true JPH0563149A (ja) | 1993-03-12 |
Family
ID=16809876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3224186A Pending JPH0563149A (ja) | 1991-09-04 | 1991-09-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563149A (ja) |
-
1991
- 1991-09-04 JP JP3224186A patent/JPH0563149A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3739238A (en) | Semiconductor device with a field effect transistor | |
| CN1186346A (zh) | 半导体器件及其制造方法 | |
| JPH0714009B2 (ja) | Ｍｏｓ型半導体記憶回路装置 | |
| JP2991753B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0324791B2 (ja) | ||
| KR850007718A (ko) | 반도체 장치 | |
| JP2950025B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| US4476479A (en) | Semiconductor device with operating voltage coupling region | |
| JPH0563149A (ja) | 半導体装置 | |
| JP3412393B2 (ja) | 半導体装置 | |
| JPS6123669B2 (ja) | ||
| KR900007904B1 (ko) | 상보형 반도체장치의 제조방법 | |
| KR20000011648A (ko) | 반도체장치 | |
| JP2817247B2 (ja) | 半導体装置 | |
| JP2001185725A (ja) | 電界効果トランジスタ | |
| JP2712098B2 (ja) | 半導体装置 | |
| JPH04127574A (ja) | 縦型絶縁ゲート電界効果トランジスタ | |
| JPH0243346B2 (ja) | ||
| JPH08125028A (ja) | 相補型薄膜トランジスタ回路 | |
| JPH01185971A (ja) | 絶縁ゲート型半導体装置 | |
| EP0317133A2 (en) | Semiconductor device for controlling supply voltage fluctuations | |
| JP2949769B2 (ja) | 半導体入力保護装置 | |
| JPS5863177A (ja) | 半導体装置 | |
| JPH03120830A (ja) | 半導体装置 | |
| JPS632365A (ja) | 半導体集積回路の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |