JPH056329A - ダイレクトメモリアクセスシステム - Google Patents
ダイレクトメモリアクセスシステムInfo
- Publication number
- JPH056329A JPH056329A JP18187291A JP18187291A JPH056329A JP H056329 A JPH056329 A JP H056329A JP 18187291 A JP18187291 A JP 18187291A JP 18187291 A JP18187291 A JP 18187291A JP H056329 A JPH056329 A JP H056329A
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- JP
- Japan
- Prior art keywords
- data
- cpu
- dual port
- memory
- bus
- Prior art date
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- Pending
Links
- 230000009977 dual effect Effects 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 abstract description 3
- 230000004044 response Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 ＣＰＵが介在することなしにメモリをアクセ
スするダイレクトメモリアクセス方式において、メモリ
にデュアルポートメモリを用いることにより、バスライ
ンを２分しダイレクトメモリアクセス期間中に対しても
ＣＰＵにバスの所有権を提供するとにある。 【構成】 デュアルポートメモリ１は、その一方の端子
に、ＣＰＵバス７を介してＣＰＵ２からアクセスされる
とともに、他方の端子にデータバス８およびアドレスバ
ス９を介してＩ／Ｏ処理回路３およびアドレスカウンタ
４からアクセスされる。ＣＰＵ２からのデータ転送要求
信号５に応答して、Ｉ／Ｏ処理回路３はセンスデータ１
２を処理し、処理結果をデュアルポートメモリ１に格納
する。
スするダイレクトメモリアクセス方式において、メモリ
にデュアルポートメモリを用いることにより、バスライ
ンを２分しダイレクトメモリアクセス期間中に対しても
ＣＰＵにバスの所有権を提供するとにある。 【構成】 デュアルポートメモリ１は、その一方の端子
に、ＣＰＵバス７を介してＣＰＵ２からアクセスされる
とともに、他方の端子にデータバス８およびアドレスバ
ス９を介してＩ／Ｏ処理回路３およびアドレスカウンタ
４からアクセスされる。ＣＰＵ２からのデータ転送要求
信号５に応答して、Ｉ／Ｏ処理回路３はセンスデータ１
２を処理し、処理結果をデュアルポートメモリ１に格納
する。
Description
【０００１】
【技術分野】本発明はダイレクトメモリアクセスシステ
ムに関し、特にデュアルポートメモリを用いたダイレク
トメモリアクセス方式に関する。
ムに関し、特にデュアルポートメモリを用いたダイレク
トメモリアクセス方式に関する。
【０００２】
【従来技術】従来のダイレクトメモリアクセスは以下に
示す構成に適用されている。
示す構成に適用されている。
【０００３】図２を参照すると、従来のダレクトメモリ
アクセス方式は、主にＣＰＵ２、ダイレクトメモリアク
セス（以下ＤＭＡ）コントローラ１３、およびメモリ１
４を備えている。ＤＭＡ期間中は、ＤＭＡコントローラ
１３からのホールド信号１５により、ＣＰＵ２はデータ
バス８およびアドレスバス９から切り離される。そし
て、ＤＭＡコントローラ１３からのＤＭＡ信号１６によ
りメモリ１４とデータのアクセスが行われる。
アクセス方式は、主にＣＰＵ２、ダイレクトメモリアク
セス（以下ＤＭＡ）コントローラ１３、およびメモリ１
４を備えている。ＤＭＡ期間中は、ＤＭＡコントローラ
１３からのホールド信号１５により、ＣＰＵ２はデータ
バス８およびアドレスバス９から切り離される。そし
て、ＤＭＡコントローラ１３からのＤＭＡ信号１６によ
りメモリ１４とデータのアクセスが行われる。
【０００４】この様な方式では、ＣＰＵ２とＤＭＡコン
トローラ１３とがバス８および９を共有しているため、
ＤＭＡ期間中、ＣＰＵ２はバス８および９を使用でき
ず、処理効率が低下するという欠点がある。
トローラ１３とがバス８および９を共有しているため、
ＤＭＡ期間中、ＣＰＵ２はバス８および９を使用でき
ず、処理効率が低下するという欠点がある。
【０００５】
【発明の目的】本発明の目的は、上述の欠点をデュアル
ポートメモリの使用により除去し平易な回路構成を実現
するようにしたダイレクトメモリアクセスシステムを提
供することにある。
ポートメモリの使用により除去し平易な回路構成を実現
するようにしたダイレクトメモリアクセスシステムを提
供することにある。
【０００６】
【発明の構成】本発明のシステムは、デュアルポートメ
モリと、デュアルポートメモリの一方の端子とＣＰＵバ
スを介してデータを授受する中央処理ユニットと、前記
デュアルポートメモリの他方の端子にアドレスを供給す
るアドレスカウンタと、前記中央ユニットからのデータ
転送要求信号によりセンスデータの処理を開始しセンス
データのレベルに応じて該センスデータをカウントアッ
プするかゼロクリアし処理されたデータを前記デュアル
ポートメモリの他方の端子に与える入出力データ処理回
路とを含む。
モリと、デュアルポートメモリの一方の端子とＣＰＵバ
スを介してデータを授受する中央処理ユニットと、前記
デュアルポートメモリの他方の端子にアドレスを供給す
るアドレスカウンタと、前記中央ユニットからのデータ
転送要求信号によりセンスデータの処理を開始しセンス
データのレベルに応じて該センスデータをカウントアッ
プするかゼロクリアし処理されたデータを前記デュアル
ポートメモリの他方の端子に与える入出力データ処理回
路とを含む。
【０００７】
【実施例】次に本発明の一実施例について図面を参照し
ながら詳細に説明する。
ながら詳細に説明する。
【０００８】図１を参照すると本発明の一実施例の特徴
の１つはメモリにデュアルポートメモリ１が採用されて
いることにある。このデュアルポートメモリ１の一方の
側のポートには、ＣＰＵバス７を介してＣＰＵ２からア
クセスされる。また、デュアルポートメモリの他方の側
にはデータバス８およびアドレスバス９を介して入出力
（以下Ｉ／Ｏ）データ処理回路３およびアドレスカウン
タ４からアクセスされる。
の１つはメモリにデュアルポートメモリ１が採用されて
いることにある。このデュアルポートメモリ１の一方の
側のポートには、ＣＰＵバス７を介してＣＰＵ２からア
クセスされる。また、デュアルポートメモリの他方の側
にはデータバス８およびアドレスバス９を介して入出力
（以下Ｉ／Ｏ）データ処理回路３およびアドレスカウン
タ４からアクセスされる。
【０００９】ＣＰＵ２からのデータ転送要求信号５に応
答して、Ｉ／Ｏデータ処理回路３は、センスデータ１２
の処理を開始し、同時に、クロック生成回路１０は、ク
ロック生成を開始する。クロック生成回路１０で生成さ
れたクロック１１は、データ転送用クロックとしてＩ／
Ｏデータ処理回路３で用いられ、またアドレスカウンタ
４でアドレスのカアントアップ用として用いられる。
答して、Ｉ／Ｏデータ処理回路３は、センスデータ１２
の処理を開始し、同時に、クロック生成回路１０は、ク
ロック生成を開始する。クロック生成回路１０で生成さ
れたクロック１１は、データ転送用クロックとしてＩ／
Ｏデータ処理回路３で用いられ、またアドレスカウンタ
４でアドレスのカアントアップ用として用いられる。
【００１０】Ｉ／Ｏデータ処理回路３は以下の動作を行
う。すなわち、デュアルポートメモリからデータがまず
読まれる。次に、センスデータ１２がハイレベル状態の
ときデータがカアントアップされ、センスデータ１２が
ローレベル状態のときデータが“０”にクリアされる。
最後に、Ｉ／Ｏデータ処理回路３で処理されたデータが
デュアルポートメモリ１に書込まれる。これらの動作
は、センスデータ１２の数だけ繰り返される。
う。すなわち、デュアルポートメモリからデータがまず
読まれる。次に、センスデータ１２がハイレベル状態の
ときデータがカアントアップされ、センスデータ１２が
ローレベル状態のときデータが“０”にクリアされる。
最後に、Ｉ／Ｏデータ処理回路３で処理されたデータが
デュアルポートメモリ１に書込まれる。これらの動作
は、センスデータ１２の数だけ繰り返される。
【００１１】一方、アドレスカアンタ４は、これらの動
作を１回行うごとにアドレス値をアップする。デュアル
ポートメモリ１は、最終アドレスのような決められたア
ドレスにデータを格納すると、データ転送終了信号６を
発生する。
作を１回行うごとにアドレス値をアップする。デュアル
ポートメモリ１は、最終アドレスのような決められたア
ドレスにデータを格納すると、データ転送終了信号６を
発生する。
【００１２】割込を発生するアドレスよりもセンスデー
タ１２の数だけ前のアドレスをアドレスカウンタ４の初
期値とすることにより、ＣＰＵ２がデータ転送要求信号
５を出力してからセンスデータ１２の数だけ上述のＩ／
Ｏデータ処理回路３の処理動作が行われ、回路３は、デ
ータ転送終了信号６を受ける。
タ１２の数だけ前のアドレスをアドレスカウンタ４の初
期値とすることにより、ＣＰＵ２がデータ転送要求信号
５を出力してからセンスデータ１２の数だけ上述のＩ／
Ｏデータ処理回路３の処理動作が行われ、回路３は、デ
ータ転送終了信号６を受ける。
【００１３】このデータ転送終了信号６はＣＰＵ２にデ
ータ転送終了を知らせるとともに、Ｉ／Ｏデータ処理回
路３の処理とクロック生成回路１０のクロック生成を終
了させ、さらにアドレスカウンタ４を初期アドレス値に
再セットする。このようにして、ＣＰＵ２がデータ転送
要求信号５を発生するごとに、データ１２の処理結果が
デュアルポートメモリ１に書込まれる。
ータ転送終了を知らせるとともに、Ｉ／Ｏデータ処理回
路３の処理とクロック生成回路１０のクロック生成を終
了させ、さらにアドレスカウンタ４を初期アドレス値に
再セットする。このようにして、ＣＰＵ２がデータ転送
要求信号５を発生するごとに、データ１２の処理結果が
デュアルポートメモリ１に書込まれる。
【００１４】
【発明の効果】本発明は、メモリにデュアルポートメモ
リを用いることでダイレクトメモリアクセス期間中にお
いてもＣＰＵはバスを占有できるためＣＰＵの処理効率
を高くできるという効果がある。また、特に、本発明は
専用のコントローラも用いることなく平易な回路構成に
より、ダイレクトメモリアクセスが実現できるという効
果がある。
リを用いることでダイレクトメモリアクセス期間中にお
いてもＣＰＵはバスを占有できるためＣＰＵの処理効率
を高くできるという効果がある。また、特に、本発明は
専用のコントローラも用いることなく平易な回路構成に
より、ダイレクトメモリアクセスが実現できるという効
果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示す図である。
【図２】従来技術の一例を示す図である。
１ デュアルポートメモリ ２ ＣＰＵ ３ Ｉ／Ｏデータ処理回路 ４ アドレスカウンタ ５ データ転送要求信号 ６ データ転送終了信号 ７ ＣＰＵバス ８ データバス ９ アドレスバス １０ クロック生成回路 １１ データ転送用クロック １２ センスデータ １３ ダイレクトメモリアクセスコントローラ １４ メモリ １５ ホールド信号 １６ ダイレクトメモリアクセス信号
Claims (1)
- 【特許請求の範囲】 【請求項１】 デュアルポートメモリと、このデュアル
ポートメモリの一方の側の端子とデータを授受する中央
処理ユニットと、前記デュアルポートメモリの他方の側
の端子にアドレスを供給するアドレスカウンタと、前記
中央処理ユニットからのデータ転送要求信号によりセン
スデータの処理を開始しセンスデータのレベルに応じて
センスデータをカウントアップするかゼロクリアし処理
されたデータを前記デュアルポートメモリの他方の端子
に与える入出力データ処理回路とを含むことを特徴とす
るダイレクトメモリアクセスシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18187291A JPH056329A (ja) | 1991-06-26 | 1991-06-26 | ダイレクトメモリアクセスシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18187291A JPH056329A (ja) | 1991-06-26 | 1991-06-26 | ダイレクトメモリアクセスシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056329A true JPH056329A (ja) | 1993-01-14 |
Family
ID=16108330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18187291A Pending JPH056329A (ja) | 1991-06-26 | 1991-06-26 | ダイレクトメモリアクセスシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056329A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01147764A (ja) * | 1987-12-04 | 1989-06-09 | Fujitsu Ltd | ダイレクトメモリアクセスコントローラ |
-
1991
- 1991-06-26 JP JP18187291A patent/JPH056329A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01147764A (ja) * | 1987-12-04 | 1989-06-09 | Fujitsu Ltd | ダイレクトメモリアクセスコントローラ |
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